zhelnio / schoolRISCVLinks
CPU microarchitecture, step by step
☆181Updated 3 years ago
Alternatives and similar repositories for schoolRISCV
Users that are interested in schoolRISCV are comparing it to the libraries listed below
Sorting:
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆59Updated last year
- SystemVerilog language-oriented exercises☆46Updated 2 months ago
- FPGA exercise for beginners☆117Updated this week
- Полезные ресурсы по тематике FPGA / ПЛИС☆165Updated 7 months ago
- FPGA exercise for beginners☆37Updated 4 months ago
- SystemVerilog language-oriented exercises☆89Updated 2 months ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- Материалы для курсов по проектированию цифровых вычислительных систем☆97Updated 2 months ago
- ☆48Updated 3 years ago
- CPU microarchitecture, step by step☆197Updated 4 years ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆19Updated 2 months ago
- Методические материалы по разработке процессора архитектуры RISC-V☆207Updated this week
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆36Updated this week
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆13Updated 4 months ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆25Updated last year
- Учебные материалы Альянса RISC-V☆14Updated 7 months ago
- open-source SDKs for the SCR1 core☆73Updated 7 months ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 6 months ago
- human-in-the-loop HDL training tool☆38Updated last year
- Методические материалы курса "Практикум по ПЛИС"☆31Updated 2 weeks ago
- Verilog (SystemVerilog) coding style☆42Updated 6 years ago
- Digital Design Labs☆24Updated 6 years ago
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆12Updated 10 months ago
- ☆43Updated last week
- SCR1 is a high-quality open-source RISC-V MCU core in Verilog☆920Updated 7 months ago
- A huge collection of VHDL/Verilog open-source IP cores scraped from the web☆103Updated 9 years ago
- Basic RISC-V Test SoC☆132Updated 6 years ago
- ☆23Updated 5 years ago