zhelnio / schoolRISCV

Related projects: ⓘ

• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆30Updated 5 months ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆51Updated last year
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆127Updated this week
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆62Updated this week
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆150Updated 11 months ago
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆19Updated last year
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆12Updated last month
• NickolayTernovoy / risc-v_awesome_list
  ☆46Updated 2 years ago
• MIPSfpga / schoolMIPS
  CPU microarchitecture, step by step
  ☆192Updated 3 years ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆30Updated 3 weeks ago
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆35Updated last year
• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆20Updated 6 months ago
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆94Updated 7 months ago
• viktor-prutyanov / drec-fpga-intro
  Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)
  ☆89Updated 2 years ago
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆41Updated 3 weeks ago
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆66Updated 4 months ago
• yuri-panchul / yrv-plus
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆21Updated last year
• johan92 / verilog-coding-style
  Verilog (SystemVerilog) coding style
  ☆39Updated 5 years ago
• SergeyBalabaev / Elective-C-Programming-Language
  Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
  ☆11Updated 3 months ago
• MPSU / OOP
  Object-oriented programming course
  ☆13Updated last year
• miet-mpsu-dsp / labs
  Лабораторные работы по ЦОС (python)
  ☆8Updated 4 months ago
• stcmtk / fpga-webinar-2020
  ☆23Updated 4 years ago
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆31Updated 6 months ago
• syntacore / sc-bl
  Syntacore first stage bootloader
  ☆9Updated 2 years ago
• MIPSfpga / digital-design-lab-manual
  Digital Design Labs
  ☆23Updated 5 years ago
• MIPSfpga / mipsfpga-plus
  MIPSfpga+ allows loading programs via UART and has a switchable clock
  ☆103Updated 5 years ago
• fpgacademy / DESim
  ☆37Updated last year
• smirnovalnik / microprocessor-units-course
  ☆12Updated 5 months ago
• montedalrymple / yrv
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆17Updated 3 years ago
• subbdue / systemverilog.io
  Code used in
  ☆168Updated 7 years ago