Alternatives and similar repositories for systemverilog-homework

Users that are interested in systemverilog-homework are comparing it to the libraries listed below

• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆37Updated 3 months ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆19Updated last month
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆59Updated last year
• NickolayTernovoy / risc-v_awesome_list
  ☆47Updated 3 years ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆36Updated last week
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆163Updated 6 months ago
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆93Updated last year
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆196Updated last week
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆117Updated this week
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆19Updated 2 years ago
• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆180Updated 2 years ago
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆36Updated 2 years ago
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆88Updated 2 months ago
• viktor-prutyanov / drec-fpga-intro
  Материалы для курсов по проектированию цифровых вычислительных систем
  ☆96Updated last month
• RISCV-Alliance-Education / RISCV-Curricula
  Учебные материалы Альянса RISC-V
  ☆13Updated 7 months ago
• SergeyBalabaev / Elective-C-Programming-Language
  Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
  ☆13Updated 4 months ago
• yuri-panchul / yrv-plus
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆25Updated last year
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆17Updated 6 months ago
• MPSU / FPGA_pract
  Методические материалы курса "Практикум по ПЛИС"
  ☆29Updated last week
• miet-mpsu-dsp / labs
  Лабораторные работы по ЦОС (python)
  ☆9Updated last month
• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆12Updated 9 months ago
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆38Updated last year
• fpgacademy / DESim
  ☆43Updated last month
• johan92 / verilog-coding-style
  Verilog (SystemVerilog) coding style
  ☆42Updated 6 years ago
• stcmtk / fpga-webinar-2020
  ☆23Updated 5 years ago
• MPSU / PCU-Verilog-labs
  Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"
  ☆11Updated last year
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆74Updated 6 months ago
• hukenovs / intfftk
  Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…
  ☆87Updated 2 years ago
• esynr3z / corsair
  Control and Status Register map generator for HDL projects
  ☆116Updated last week
• edosedgar / stm32f0_ARM
  Materials for the course "Embedded programming on STM32"
  ☆166Updated last year