Alternatives and similar repositories for systemverilog-homework

Users that are interested in systemverilog-homework are comparing it to the libraries listed below

• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆43Updated 3 months ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆63Updated 2 years ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆21Updated 10 months ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆47Updated 3 months ago
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆97Updated 2 years ago
• NickolayTernovoy / risc-v_awesome_list
  ☆48Updated 4 years ago
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆21Updated 3 years ago
• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆186Updated 3 years ago
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆306Updated 3 weeks ago
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆177Updated 3 months ago
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆156Updated 3 weeks ago
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆37Updated 3 years ago
• MPSU / FPGA_pract
  Методические материалы курса "Практикум по ПЛИС"
  ☆41Updated 8 months ago
• RISCV-Alliance-Education / RISCV-Curricula
  Учебные материалы Альянса RISC-V
  ☆16Updated 7 months ago
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆142Updated last week
• viktor-prutyanov / drec-fpga-intro
  Материалы для курсов по проектированию цифровых вычислительных систем
  ☆98Updated 3 weeks ago
• miet-mpsu-dsp / labs
  Лабораторные работы по ЦОС (python)
  ☆10Updated 9 months ago
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆23Updated last year
• radigast / awesome-functional-verification
  list of links to resources related to functional verification
  ☆12Updated 2 years ago
• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆16Updated last year
• SergeyBalabaev / Elective-C-Programming-Language
  Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
  ☆12Updated last year
• yuri-panchul / yrv-plus
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆26Updated 2 years ago
• fpgacademy / DESim
  ☆46Updated 4 months ago
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆40Updated last year
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆77Updated last year
• MIPSfpga / schoolMIPS
  CPU microarchitecture, step by step
  ☆206Updated 5 years ago
• syntacore / scr1
  SCR1 is a high-quality open-source RISC-V MCU core in Verilog
  ☆962Updated last year
• AngeloJacobo / FPGA_Book_Experiments
  My completed projects from "FPGA Prototyping by Verilog Examples" book by Pong P. Chu
  ☆171Updated 4 years ago
• klyone / opencores-ip
  A huge collection of VHDL/Verilog open-source IP cores scraped from the web
  ☆132Updated 10 years ago
• lekgolo167 / enxor-logic-analyzer
  FPGA Logic Analyzer and GUI
  ☆147Updated 3 years ago