chipdesignschool / systemverilog-homework
SystemVerilog language-oriented exercises
☆37Updated 2 weeks ago
Related projects ⓘ
Alternatives and complementary repositories for systemverilog-homework
- FPGA exercise for beginners☆30Updated 2 weeks ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆14Updated last week
- Методические материалы по разработке процессора архитектуры RISC-V☆153Updated this week
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆53Updated last year
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated 9 months ago
- DigitalDesignSchool2022/23 repository☆19Updated last year
- ChipEXPO 2020 Digital Design School Labs☆35Updated 2 years ago
- ☆47Updated 3 years ago
- Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)☆92Updated 2 weeks ago
- CPU microarchitecture, step by step☆164Updated 2 years ago
- FPGA exercise for beginners☆90Updated this week
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆32Updated 2 months ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆11Updated 6 months ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆156Updated last week
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆11Updated 7 months ago
- SystemVerilog language-oriented exercises☆48Updated 2 weeks ago
- Object-oriented programming course☆13Updated 2 months ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆22Updated last year
- Materials for the course "Embedded programming on STM32"☆160Updated last year
- Лабораторные работы по ЦОС (python)☆8Updated 6 months ago
- Verilog (SystemVerilog) coding style☆40Updated 5 years ago
- Digital Design Labs☆23Updated 5 years ago
- CPU microarchitecture, step by step☆191Updated 4 years ago
- ☆23Updated 4 years ago
- ☆40Updated last year
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- ☆12Updated 3 weeks ago
- open-source SDKs for the SCR1 core☆68Updated last week
- human-in-the-loop HDL training tool☆33Updated 8 months ago
- Syntacore first stage bootloader☆9Updated 2 years ago