serge0699 / synth_school_verif_tasksLinks
Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
☆22Updated 7 months ago
Alternatives and similar repositories for synth_school_verif_tasks
Users that are interested in synth_school_verif_tasks are comparing it to the libraries listed below
Sorting:
- Открытый ознакомительный к урс "Введение в функциональную верификацию RISC-V ядер"☆45Updated last week
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆23Updated 11 months ago
- SystemVerilog language-oriented exercises☆52Updated 2 weeks ago
- SystemVerilog language-oriented exercises☆132Updated 2 weeks ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆174Updated 3 weeks ago
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆13Updated last year
- FPGA exercise for beginners☆143Updated this week
- ☆48Updated 4 years ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆61Updated 2 years ago
- CPU microarchitecture, step by step☆183Updated 3 years ago
- DigitalDesignSchool2022/23 repository☆21Updated 2 years ago
- FPGA exercise for beginners☆42Updated last month
- human-in-the-loop HDL training tool☆40Updated last year
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆95Updated last year
- Методические материалы курса "Практикум по ПЛИС"☆40Updated 5 months ago
- Static Timing Analysis Full Course☆62Updated 2 years ago
- Control and Status Register map generator for HDL projects☆128Updated 5 months ago
- Учебные материалы Альянса RISC-V☆14Updated 4 months ago
- open-source Ethenet media access controller for Ariane on Genesys-2☆19Updated 6 years ago
- Control and status register code generator toolchain☆153Updated this week
- Developed with the aim of providing engineers and designers with a centralized resource, this repository serves as a valuable reference f…☆63Updated last year
- ☆168Updated 3 years ago
- Documentation for the 5 day workshop: Advanced Physical Design using OpenLane/Sky130☆67Updated 3 years ago
- Verilog digital signal processing components☆159Updated 3 years ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆12Updated 9 months ago
- A collection of reusable, high-quality, peer-reviewed VHDL building blocks.☆186Updated 3 weeks ago
- AHB3-Lite Interconnect☆95Updated last year
- ☆74Updated 3 years ago
- ☆110Updated 2 years ago
- A demo system for Ibex including debug support and some peripherals☆79Updated 2 weeks ago