serge0699 / synth_school_verif_tasksLinks
Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
☆22Updated 5 months ago
Alternatives and similar repositories for synth_school_verif_tasks
Users that are interested in synth_school_verif_tasks are comparing it to the libraries listed below
Sorting:
- Открытый ознакомительный к урс "Введение в функциональную верификацию RISC-V ядер"☆43Updated 2 months ago
- SystemVerilog language-oriented exercises☆49Updated 2 months ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 9 months ago
- SystemVerilog language-oriented exercises☆110Updated 2 months ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆167Updated 10 months ago
- FPGA exercise for beginners☆127Updated this week
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆13Updated last year
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆60Updated 2 years ago
- FPGA exercise for beginners☆37Updated 2 weeks ago
- ☆48Updated 3 years ago
- DigitalDesignSchool2022/23 repository☆20Updated 2 years ago
- CPU microarchitecture, step by step☆181Updated 3 years ago
- open-source Ethenet media access controller for Ariane on Genesys-2☆19Updated 6 years ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆95Updated last year
- Static Timing Analysis Full Course☆60Updated 2 years ago
- ☆165Updated 3 years ago
- Control and Status Register map generator for HDL projects☆127Updated 3 months ago
- ☆74Updated 3 years ago
- Control and status register code generator toolchain☆143Updated 3 weeks ago
- human-in-the-loop HDL training tool☆38Updated last year
- Developed with the aim of providing engineers and designers with a centralized resource, this repository serves as a valuable reference f…☆63Updated last year
- ☆24Updated last year
- A collection of reusable, high-quality, peer-reviewed VHDL building blocks.☆180Updated last week
- Repository gathering basic modules for CDC purpose☆54Updated 5 years ago
- I2C slave Verilog Design and TestBench☆25Updated 6 years ago
- ☆43Updated 3 months ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆12Updated 7 months ago
- HDLRegression: Simple, efficient, Python3-based FPGA regression test runner. Streamline the verification workflow.☆25Updated 2 weeks ago
- Учебные материалы Альянса RISC-V☆14Updated 2 months ago
- AHB3-Lite Interconnect☆92Updated last year