serge0699 / synth_school_verif_tasks
Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
☆14Updated last week
Related projects ⓘ
Alternatives and complementary repositories for synth_school_verif_tasks
- SystemVerilog language-oriented exercises☆37Updated 2 weeks ago
- Методические материалы по разработке процессора архитектуры RISC-V☆153Updated this week
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆32Updated 2 months ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆11Updated 6 months ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated 9 months ago
- FPGA exercise for beginners☆30Updated 2 weeks ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целе й☆11Updated 7 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆53Updated last year
- SystemVerilog language-oriented exercises☆48Updated 2 weeks ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆156Updated last week
- DigitalDesignSchool2022/23 repository☆19Updated last year
- FPGA exercise for beginners☆90Updated this week
- ☆47Updated 3 years ago
- CPU microarchitecture, step by step☆164Updated 2 years ago
- Object-oriented programming course☆13Updated 2 months ago
- ChipEXPO 2020 Digital Design School Labs☆35Updated 2 years ago
- Syntacore first stage bootloader☆9Updated 2 years ago
- ☆120Updated 2 years ago
- Static Timing Analysis Full Course☆43Updated last year
- ☆53Updated 2 years ago
- This repo provide an index of VLSI content creators and their materials☆136Updated 3 months ago
- Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)☆92Updated 2 weeks ago
- Verilog (SystemVerilog) coding style☆40Updated 5 years ago
- Control and Status Register map generator for HDL projects☆99Updated last week
- Developed with the aim of providing engineers and designers with a centralized resource, this repository serves as a valuable reference f…☆45Updated 7 months ago
- Control and status register code generator toolchain☆105Updated 2 months ago
- ☆36Updated 3 years ago
- Лабораторные работы по ЦОС (python)☆8Updated 6 months ago
- A collection of reusable, high-quality, peer-reviewed VHDL building blocks.☆108Updated this week
- SystemVerilog Tutorial☆114Updated 11 months ago