serge0699 / synth_school_verif_tasks
Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
☆19Updated last week
Alternatives and similar repositories for synth_school_verif_tasks:
Users that are interested in synth_school_verif_tasks are comparing it to the libraries listed below
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆35Updated 2 months ago
- SystemVerilog language-oriented exercises☆42Updated this week
- SystemVerilog language-oriented exercises☆71Updated this week
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆14Updated 3 months ago
- FPGA exercise for beginners☆102Updated last week
- FPGA exercise for beginners☆35Updated last month
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- ☆47Updated 3 years ago
- Учебные материалы Альянса RISC-V☆12Updated 5 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆54Updated last year
- Полезные ресурсы по тематике FPGA / ПЛИС☆160Updated 4 months ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆13Updated last month
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- human-in-the-loop HDL training tool☆38Updated last year
- Методические материалы курса "Практикум по ПЛИС"☆28Updated last week
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- Методические материалы по разработке процессора архитектуры RISC-V☆187Updated this week
- CPU microarchitecture, step by step☆174Updated 2 years ago
- Control and Status Register map generator for HDL projects☆114Updated last month
- Static Timing Analysis Full Course☆52Updated 2 years ago
- Repository gathering basic modules for CDC purpose☆53Updated 5 years ago
- Developed with the aim of providing engineers and designers with a centralized resource, this repository serves as a valuable reference f…☆57Updated 11 months ago
- SDRAM controller for MIPSfpga+ system☆23Updated 4 years ago
- open-source Ethenet media access controller for Ariane on Genesys-2☆18Updated 5 years ago
- Лабораторные работы по ЦОС (python)☆9Updated 11 months ago
- Verilog (SystemVerilog) coding style☆41Updated 6 years ago
- ☆61Updated 3 years ago
- Contains source code for sin/cos table verification using UVM☆20Updated 4 years ago
- Control and status register code generator toolchain☆119Updated 2 weeks ago
- HDL converter (between VHDL, SystemVerilog and/or Verilog), based on GHDL, Yosys, Synlig, and the plugins ghdl-yosys-plugin and yosys-sla…☆24Updated 3 weeks ago