Alternatives and similar repositories for RISCV-Curricula

Users that are interested in RISCV-Curricula are comparing it to the libraries listed below

• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆48Updated 3 weeks ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆42Updated 2 weeks ago
• NickolayTernovoy / risc-v_awesome_list
  ☆48Updated 3 years ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆20Updated 3 months ago
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆120Updated 3 weeks ago
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆19Updated 7 months ago
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆165Updated 8 months ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆59Updated last year
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆19Updated 2 years ago
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆38Updated last year
• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆37Updated this week
• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆181Updated 3 years ago
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆246Updated this week
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆101Updated 3 weeks ago
• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆13Updated 10 months ago
• yuri-panchul / yrv-plus
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆25Updated last year
• fpgacademy / DESim
  ☆43Updated last month
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆94Updated last year
• wyvernSemi / mem_model
  High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model
  ☆24Updated last week
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆73Updated 8 months ago
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆36Updated 2 years ago
• lushaylabs / tangnano9k-series-examples
  Examples for the Lushay Labs tang nano 9k series
  ☆113Updated last year
• MPSU / FPGA_pract
  Методические материалы курса "Практикум по ПЛИС"
  ☆32Updated last month
• zhelnio / ahb_lite_sdram
  SDRAM controller for MIPSfpga+ system
  ☆23Updated 4 years ago
• MPSU / PCU-Verilog-labs
  Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"
  ☆11Updated last year
• LukiLeu / FPGA_ADC
  An FPGA-based 7-ENOB 600 MSample/s ADC without any External Components
  ☆46Updated 4 years ago
• ultraembedded / core_dvi_framebuffer
  Minimal DVI / HDMI Framebuffer
  ☆83Updated 4 years ago
• meiniKi / FazyRV
  A minimal-area RISC-V core with a scalable data path to 1, 2, 4, or 8 bits and manifold variants.
  ☆95Updated last month
• stnolting / neorv32-verilog
  ♻️ Convert the NEORV32 processor into a synthesizable plain-Verilog netlist module using GHDL.
  ☆93Updated last week
• nrot / WaveGen
  ☆11Updated 2 years ago