Alternatives and similar repositories for DDLM

Users that are interested in DDLM are comparing it to the libraries listed below

• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆185Updated 3 years ago
• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆54Updated 2 weeks ago
• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆43Updated 2 months ago
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆21Updated 3 years ago
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆95Updated last year
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆46Updated last month
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆176Updated 2 months ago
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆37Updated 3 years ago
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆152Updated this week
• NickolayTernovoy / risc-v_awesome_list
  ☆48Updated 4 years ago
• viktor-prutyanov / drec-fpga-intro
  Материалы для курсов по проектированию цифровых вычислительных систем
  ☆98Updated 3 weeks ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆21Updated 8 months ago
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆296Updated last week
• johan92 / verilog-coding-style
  Verilog (SystemVerilog) coding style
  ☆42Updated 6 years ago
• MPSU / FPGA_pract
  Методические материалы курса "Практикум по ПЛИС"
  ☆40Updated 6 months ago
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆136Updated last week
• MIPSfpga / schoolMIPS
  CPU microarchitecture, step by step
  ☆205Updated 5 years ago
• yuri-panchul / yrv-plus
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆26Updated 2 years ago
• stcmtk / fpga-webinar-2020
  ☆25Updated 5 years ago
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆23Updated last year
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆76Updated last year
• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆13Updated last year
• RISCV-Alliance-Education / RISCV-Curricula
  Учебные материалы Альянса RISC-V
  ☆14Updated 6 months ago
• MIPSfpga / digital-design-lab-manual
  Digital Design Labs
  ☆25Updated 7 years ago
• fpgacademy / DESim
  ☆45Updated 3 months ago
• MIPSfpga / mipsfpga-plus
  MIPSfpga+ allows loading programs via UART and has a switchable clock
  ☆111Updated 6 years ago
• zhelnio / ahb_lite_sdram
  SDRAM controller for MIPSfpga+ system
  ☆24Updated 5 years ago
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆39Updated last year
• SergeyBalabaev / Elective-C-Programming-Language
  Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
  ☆12Updated 10 months ago
• hukenovs / intfftk
  Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…
  ☆86Updated 2 years ago