RomeoMe5 / DDLMLinks
Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
☆59Updated last year
Alternatives and similar repositories for DDLM
Users that are interested in DDLM are comparing it to the libraries listed below
Sorting:
- CPU microarchitecture, step by step☆181Updated 3 years ago
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- SystemVerilog language-oriented exercises☆49Updated 2 months ago
- FPGA exercise for beginners☆125Updated 2 weeks ago
- FPGA exercise for beginners☆37Updated last month
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆94Updated last year
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆43Updated last month
- Полезные ресурсы по тематике FPGA / ПЛИС☆167Updated 9 months ago
- ☆48Updated 3 years ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆21Updated 4 months ago
- Материалы для курсов по проектированию цифровых вычислительных систем☆97Updated last month
- Методические материалы по разработке процессора архитектуры RISC-V☆256Updated this week
- SystemVerilog language-oriented exercises☆110Updated 2 months ago
- Verilog (SystemVerilog) coding style☆42Updated 6 years ago
- CPU microarchitecture, step by step☆198Updated 4 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆26Updated 2 years ago
- ☆24Updated 5 years ago
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆13Updated last year
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 8 months ago
- open-source SDKs for the SCR1 core☆74Updated 9 months ago
- ☆43Updated 2 months ago
- Учебные материалы Альянса RISC-V☆14Updated last month
- Методические материалы курса "Практикум по ПЛИС"☆34Updated 2 months ago
- MIPSfpga+ allows loading programs via UART and has a switchable clock☆109Updated 6 years ago
- human-in-the-loop HDL training tool☆38Updated last year
- Digital Design Labs☆24Updated 6 years ago
- Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…☆88Updated 2 years ago
- Mastering FPGASIC Book☆18Updated 3 years ago
- SDRAM controller for MIPSfpga+ system☆23Updated 4 years ago