MPSU / FPGA_pract
Методические материалы курса "Практикум по ПЛИС"
☆27Updated 2 weeks ago
Alternatives and similar repositories for FPGA_pract:
Users that are interested in FPGA_pract are comparing it to the libraries listed below
- Лабораторные работы по ЦОС (python)☆9Updated 10 months ago
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆14Updated 2 months ago
- SystemVerilog language-oriented exercises☆41Updated 2 weeks ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆17Updated 3 weeks ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆35Updated last month
- SDRAM controller for MIPSfpga+ system☆23Updated 4 years ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆54Updated last year
- SystemVerilog language-oriented exercises☆63Updated this week
- Учебные материалы Альянса RISC-V☆10Updated 4 months ago
- ☆11Updated last year
- Object-oriented programming course☆14Updated 5 months ago
- human-in-the-loop HDL training tool☆37Updated last year
- FPGA exercise for beginners☆100Updated last week
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- FPGA exercise for beginners☆35Updated 2 weeks ago
- ☆47Updated 3 years ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆159Updated 3 months ago
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model☆22Updated 3 months ago
- UART in Verilog and VHDL☆11Updated 2 years ago
- Mastering FPGASIC Book☆18Updated 3 years ago
- Example projects for Quokka FPGA toolkit☆37Updated 2 years ago
- ☆37Updated 3 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆25Updated last year
- Contains source code for sin/cos table verification using UVM☆20Updated 3 years ago
- open-source SDKs for the SCR1 core☆72Updated 3 months ago
- Verilog (SystemVerilog) coding style☆41Updated 6 years ago
- Drawio => VHDL and Verilog☆52Updated last year
- Digital Design Labs☆24Updated 6 years ago