Alternatives and similar repositories for FPGA_pract

Users that are interested in FPGA_pract are comparing it to the libraries listed below

• miet-mpsu-dsp / labs
  Лабораторные работы по ЦОС (python)
  ☆9Updated 3 months ago
• MPSU / PCU-Verilog-labs
  Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"
  ☆11Updated last year
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆19Updated 8 months ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆21Updated 3 months ago
• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆13Updated 11 months ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆42Updated 3 weeks ago
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆166Updated 8 months ago
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆101Updated last month
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆121Updated last week
• wyvernSemi / mem_model
  High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model
  ☆24Updated last month
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆94Updated last year
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆38Updated last year
• iDoka / book-mastering-fpgasic
  Mastering FPGASIC Book
  ☆18Updated 3 years ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆59Updated last year
• NickolayTernovoy / risc-v_awesome_list
  ☆48Updated 3 years ago
• vlotnik / uvm_sin_cos_table
  Contains source code for sin/cos table verification using UVM
  ☆20Updated 4 years ago
• FPGA-Systems / drawio-hdl-builder
  Drawio => VHDL and Verilog
  ☆56Updated last year
• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆48Updated last month
• zhelnio / ahb_lite_sdram
  SDRAM controller for MIPSfpga+ system
  ☆23Updated 4 years ago
• RISCV-Alliance-Education / RISCV-Curricula
  Учебные материалы Альянса RISC-V
  ☆14Updated last month
• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆181Updated 3 years ago
• IUST-Computer-Organization / LUMOS
  Light Utilization with Multicycle Operational Stages (LUMOS) RISC-V Processor
  ☆48Updated 7 months ago
• nrot / WaveGen
  ☆11Updated 2 years ago
• TommyE79 / SITLINV-FPGA_Board
  Xlinix Kintex 7 based PCIE development board
  ☆28Updated last year
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆74Updated 8 months ago
• tmeissner / cryptocores
  cryptography ip-cores in vhdl / verilog
  ☆41Updated 4 years ago
• Toroid-io / vcd2wavedrom
  Python script to transform a VCD file to wavedrom format
  ☆78Updated 2 years ago
• LukiLeu / FPGA_ADC
  An FPGA-based 7-ENOB 600 MSample/s ADC without any External Components
  ☆46Updated 4 years ago
• ultraembedded / core_ft60x_axi
  FTDI FT600 SuperSpeed USB3.0 to AXI bus master
  ☆94Updated 5 years ago
• antmicro / topwrap
  A Python package for generating HDL wrappers and top modules for HDL sources
  ☆35Updated this week