MPSU / FPGA_practLinks
Методические материалы курса "Практикум по ПЛИС"
☆34Updated 3 months ago
Alternatives and similar repositories for FPGA_pract
Users that are interested in FPGA_pract are comparing it to the libraries listed below
Sorting:
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆12Updated 2 years ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 9 months ago
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆13Updated last year
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆43Updated 2 months ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆22Updated 5 months ago
- FPGA exercise for beginners☆127Updated this week
- Полезные ресурсы по тематике FPGA / ПЛИС☆167Updated 10 months ago
- SystemVerilog language-oriented exercises☆49Updated 2 months ago
- SystemVerilog language-oriented exercises☆110Updated 2 months ago
- ☆48Updated 3 years ago
- Исходные коды к главам книги "Цифровой син тез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆60Updated 2 years ago
- Drawio => VHDL and Verilog☆57Updated last year
- High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model☆24Updated 2 months ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆95Updated last year
- CPU microarchitecture, step by step☆181Updated 3 years ago
- human-in-the-loop HDL training tool☆38Updated last year
- Учебные материалы Альянса RISC-V☆14Updated 2 months ago
- SDRAM controller for MIPSfpga+ system☆24Updated 4 years ago
- ☆11Updated 2 years ago
- Contains source code for sin/cos table verification using UVM☆20Updated 4 years ago
- Light Utilization with Multicycle Operational Stages (LUMOS) RISC-V Processor☆48Updated 8 months ago
- Mastering FPGASIC Book☆18Updated 3 years ago
- DigitalDesignSchool2022/23 repository☆20Updated 2 years ago
- FPGA exercise for beginners☆37Updated 2 weeks ago
- cryptography ip-cores in vhdl / verilog☆41Updated 4 years ago
- An open-source HDL register code generator fast enough to run in real time.☆73Updated last week
- ♻️ Convert the NEORV32 processor into a synthesizable plain-Verilog netlist module using GHDL.☆94Updated this week
- Framework Open EDA Gui☆68Updated 9 months ago
- A DDR3(L) PHY and controller, written in Verilog, for Xilinx 7-Series FPGAs☆74Updated 2 years ago
- open-source SDKs for the SCR1 core☆75Updated 10 months ago