DigitalDesignSchool / ce2020labs
ChipEXPO 2020 Digital Design School Labs
☆35Updated 2 years ago
Related projects ⓘ
Alternatives and complementary repositories for ce2020labs
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆53Updated last year
- ☆47Updated 3 years ago
- SystemVerilog language-oriented exercises☆37Updated 3 weeks ago
- DigitalDesignSchool2022/23 repository☆19Updated last year
- Полезные ресурсы по тематике FPGA / ПЛИС☆156Updated 2 weeks ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆32Updated 2 months ago
- CPU microarchitecture, step by step☆164Updated 2 years ago
- Verilog (SystemVerilog) coding style☆40Updated 5 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆22Updated last year
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated 9 months ago
- Материалы для курсо в "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)☆92Updated 3 weeks ago
- FPGA exercise for beginners☆89Updated this week
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆11Updated 7 months ago
- SystemVerilog language-oriented exercises☆48Updated 3 weeks ago
- FPGA exercise for beginners☆30Updated this week
- ☆23Updated 4 years ago
- Digital Design Labs☆23Updated 5 years ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆14Updated 2 weeks ago
- Методические материалы по разработке процессора архитектуры RISC-V☆153Updated this week
- ☆40Updated last year
- Materials for the course "Embedded programming on STM32"☆160Updated last year
- Using JTAG on STM32F103C8T6 to get device ID(IDCODE) and utilize other JTAG instructions such as BYPASS, EXTEST, SAMPLE/PRELOAD. Tera Ter…☆34Updated last year
- Mastering FPGASIC Book☆18Updated 2 years ago
- An FPGA-based 7-ENOB 600 MSample/s ADC without any External Components☆41Updated 3 years ago
- open-source SDKs for the SCR1 core☆68Updated last week
- Testing FPGA2SDRAM interface on Altera Cyclone V SoC☆13Updated 9 years ago
- Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…☆77Updated last year
- human-in-the-loop HDL training tool☆33Updated 8 months ago
- NavSysLab LaTeX report project for GOST 7.0.11, 7.32, 2.105 documents☆39Updated 4 months ago
- ☆35Updated 2 years ago