DigitalDesignSchool / ce2020labs
ChipEXPO 2020 Digital Design School Labs
☆35Updated last year
Related projects ⓘ
Alternatives and complementary repositories for ce2020labs
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆53Updated last year
- SystemVerilog language-oriented exercises☆37Updated last week
- ☆46Updated 3 years ago
- DigitalDesignSchool2022/23 repository☆19Updated last year
- Полезные ресурсы по тематике FPGA / ПЛИС☆153Updated last year
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆32Updated last month
- Verilog (SystemVerilog) coding style☆39Updated 5 years ago
- CPU microarchitecture, step by step☆164Updated 2 years ago
- FPGA exercise for beginners☆91Updated this week
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆14Updated 3 weeks ago
- Открытое RISC-V процессорн ое ядро MIRISCV для образовательных целей☆11Updated 7 months ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated 9 months ago
- SystemVerilog language-oriented exercises☆46Updated last week
- Методические материалы по разработке процессора архитектуры RISC-V☆149Updated this week
- Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)☆92Updated this week
- ☆23Updated 4 years ago
- FPGA exercise for beginners☆30Updated last week
- Digital Design Labs☆23Updated 5 years ago
- Materials for the course "Embedded programming on STM32"☆160Updated last year
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆21Updated last year
- Mastering FPGASIC Book☆18Updated 2 years ago
- Using JTAG on STM32F103C8T6 to get device ID(IDCODE) and utilize other JTAG instructions such as BYPASS, EXTEST, SAMPLE/PRELOAD. Tera Ter…☆34Updated last year
- ☆40Updated last year
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- Testing FPGA2SDRAM interface on Altera Cyclone V SoC☆13Updated 9 years ago
- ☆11Updated last year
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆11Updated 5 months ago
- Syntacore first stage bootloader☆9Updated 2 years ago
- open-source SDKs for the SCR1 core☆68Updated last month