SergeyBalabaev / Elective-C-Programming-Language
Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
☆11Updated 7 months ago
Alternatives and similar repositories for Elective-C-Programming-Language:
Users that are interested in Elective-C-Programming-Language are comparing it to the libraries listed below
- Методические материалы по разработке процессора архитектуры RISC-V☆162Updated this week
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆15Updated 3 weeks ago
- FPGA exercise for beginners☆32Updated this week
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated 11 months ago
- SystemVerilog language-oriented exercises☆38Updated last month
- Object-oriented programming course☆13Updated 4 months ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆35Updated 3 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆54Updated last year
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- CPU microarchitecture, step by step☆170Updated 2 years ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆12Updated last month
- Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введе ние в FPGA и Verilog" (2018-2019)☆93Updated 2 months ago
- ☆47Updated 3 years ago
- Учебные материалы Альянса RISC-V☆9Updated 2 months ago
- SystemVerilog language-oriented exercises☆58Updated 3 weeks ago
- FPGA exercise for beginners☆95Updated this week
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆157Updated 2 months ago
- Лабораторные работы по ЦОС (python)☆8Updated 8 months ago
- ☆10Updated last month
- CPU microarchitecture, step by step☆193Updated 4 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆24Updated last year
- A restart of a STM32 course by Edgar Kaziahmedov☆10Updated last month
- ☆12Updated 2 months ago
- Verilog (SystemVerilog) coding style☆40Updated 6 years ago
- Static Timing Analysis Full Course☆46Updated 2 years ago
- open-source SDKs for the SCR1 core☆70Updated 2 months ago
- Materials for the course "Embedded programming on STM32"☆164Updated last year
- human-in-the-loop HDL training tool☆33Updated 10 months ago