SergeyBalabaev / Elective-C-Programming-Language
Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
☆13Updated last month
Alternatives and similar repositories for Elective-C-Programming-Language:
Users that are interested in Elective-C-Programming-Language are comparing it to the libraries listed below
- SystemVerilog language-oriented exercises☆42Updated this week
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- FPGA exercise for beginners☆35Updated last month
- Методические материалы по ра зработке процессора архитектуры RISC-V☆187Updated this week
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆19Updated last week
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆35Updated 2 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆54Updated last year
- CPU microarchitecture, step by step☆174Updated 2 years ago
- Лабораторные работы по ЦОС (python)☆9Updated 11 months ago
- ☆47Updated 3 years ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆14Updated 3 months ago
- SystemVerilog language-oriented exercises☆71Updated this week
- Учебные материалы Альянса RISC-V☆12Updated 5 months ago
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- FPGA exercise for beginners☆102Updated last week
- Методические материалы курса "Практикум по ПЛИС"☆28Updated last week
- Материалы для курсов по проектированию цифровых вычислительных систем☆95Updated this week
- Полезные ресурсы по тематике FPGA / ПЛИС☆160Updated 4 months ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆25Updated last year
- Verilog (SystemVerilog) coding style☆41Updated 6 years ago
- human-in-the-loop HDL training tool☆38Updated last year
- CPU microarchitecture, step by step☆197Updated 4 years ago
- open-source SDKs for the SCR1 core☆73Updated 4 months ago
- ☆23Updated 4 years ago
- Repository for system verilog labs from cadence☆11Updated 5 years ago
- ☆10Updated last week
- ☆43Updated 2 weeks ago
- ☆12Updated 5 months ago
- Static Timing Analysis Full Course☆52Updated 2 years ago