NickolayTernovoy / risc-v_awesome_list
☆47Updated 3 years ago
Alternatives and similar repositories for risc-v_awesome_list:
Users that are interested in risc-v_awesome_list are comparing it to the libraries listed below
- SystemVerilog language-oriented exercises☆42Updated this week
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆35Updated 2 months ago
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆19Updated last week
- Полезные ресурсы по тематике FPGA / ПЛИС☆160Updated 4 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆55Updated last year
- SystemVerilog language-oriented exercises☆75Updated this week
- FPGA exercise for beginners☆106Updated this week
- FPGA exercise for beginners☆35Updated last month
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- Материалы для курсов по проектированию цифровых вычислительных систем☆95Updated last week
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- Методические материалы по разработке процессора архитектуры RISC-V☆187Updated this week
- CPU microarchitecture, step by step☆174Updated 2 years ago
- human-in-the-loop HDL training tool☆38Updated last year
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆25Updated last year
- Учебные материалы Альянса RISC-V☆12Updated 5 months ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆14Updated 3 months ago
- Verilog (SystemVerilog) coding style☆41Updated 6 years ago
- ☆23Updated 4 years ago
- ☆11Updated last year
- Contains source code for sin/cos table verification using UVM☆20Updated 4 years ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆13Updated last month
- Mastering FPGASIC Book☆18Updated 3 years ago
- An FPGA-based 7-ENOB 600 MSample/s ADC without any External Components☆44Updated 3 years ago
- ☆42Updated 2 weeks ago
- Методические материалы курса "Практикум по ПЛИС"☆28Updated last week
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- open-source SDKs for the SCR1 core☆73Updated 4 months ago
- Control and Status Register map generator for HDL projects☆115Updated this week