Alternatives and similar repositories for risc-v_awesome_list

Users that are interested in risc-v_awesome_list are comparing it to the libraries listed below

• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆47Updated 2 weeks ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆42Updated 2 weeks ago
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆165Updated 8 months ago
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆19Updated 2 years ago
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆119Updated 3 weeks ago
• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆181Updated 3 years ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆59Updated last year
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆20Updated 3 months ago
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆94Updated last year
• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆37Updated this week
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆101Updated 2 weeks ago
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆36Updated 2 years ago
• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆13Updated 10 months ago
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆246Updated this week
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆38Updated last year
• stcmtk / fpga-webinar-2020
  ☆24Updated 5 years ago
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆19Updated 7 months ago
• viktor-prutyanov / drec-fpga-intro
  Материалы для курсов по проектированию цифровых вычислительных систем
  ☆96Updated 3 months ago
• vlotnik / uvm_sin_cos_table
  Contains source code for sin/cos table verification using UVM
  ☆20Updated 4 years ago
• johan92 / verilog-coding-style
  Verilog (SystemVerilog) coding style
  ☆42Updated 6 years ago
• RISCV-Alliance-Education / RISCV-Curricula
  Учебные материалы Альянса RISC-V
  ☆14Updated 2 weeks ago
• nrot / WaveGen
  ☆11Updated 2 years ago
• yuri-panchul / yrv-plus
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆25Updated last year
• fpgacademy / DESim
  ☆43Updated 3 weeks ago
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆73Updated 8 months ago
• esynr3z / corsair
  Control and Status Register map generator for HDL projects
  ☆118Updated last month
• hukenovs / intfftk
  Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…
  ☆88Updated 2 years ago
• lowRISC / ariane-ethernet
  open-source Ethenet media access controller for Ariane on Genesys-2
  ☆19Updated 6 years ago
• wyvernSemi / mem_model
  High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model
  ☆24Updated last week
• fjullien / migen_litex_tutorials
  ☆110Updated 2 years ago