yuri-panchul / yrv-plus
Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
☆21Updated last year
Related projects: ⓘ
- DigitalDesignSchool2022/23 repository☆19Updated last year
- ☆46Updated 2 years ago
- SystemVerilog language-oriented exercises☆30Updated 5 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆51Updated last year
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆30Updated 3 weeks ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆94Updated 7 months ago
- Методические материалы по разработке процессора архитектуры RISC-V☆127Updated this week
- Полезные ресурсы по тематике FPGA / ПЛИС☆150Updated 11 months ago
- CPU microarchitecture, step by step☆157Updated 2 years ago
- ChipEXPO 2020 Digital Design School Labs☆35Updated last year
- FPGA exercise for beginners☆62Updated this week
- SystemVerilog language-oriented exercises☆41Updated 3 weeks ago
- Лабораторные работы по ЦОС (python)☆8Updated 4 months ago
- Verilog (SystemVerilog) coding style☆39Updated 5 years ago
- FPGA exercise for beginners☆20Updated 6 months ago
- Репозиторий заданий и примеров направления фун кциональной верификации Школы синтеза цифровых схем☆12Updated last month
- Digital Design Labs☆23Updated 5 years ago
- NavSysLab LaTeX report project for GOST 7.0.11, 7.32, 2.105 documents☆38Updated 2 months ago
- ☆23Updated 4 years ago
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆11Updated 3 months ago
- human-in-the-loop HDL training tool☆31Updated 6 months ago
- Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)☆89Updated 2 years ago
- ☆37Updated last year
- open-source SDKs for the SCR1 core☆66Updated 4 months ago
- ☆11Updated last year
- Verilog HDL implementation of the GOST 28147-89 — a Soviet and Russian government standard symmetric key block cipher☆14Updated 6 months ago
- ☆33Updated 2 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆17Updated 3 years ago
- Software Defined Radio receiver in Marsohod2 Altera Cyclone III board☆42Updated 8 years ago