yuri-panchul / yrv-plusLinks
Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
☆26Updated 2 years ago
Alternatives and similar repositories for yrv-plus
Users that are interested in yrv-plus are comparing it to the libraries listed below
Sorting:
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆62Updated 2 years ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆176Updated 2 months ago
- ☆48Updated 4 years ago
- FPGA exercise for beginners☆152Updated last week
- DigitalDesignSchool2022/23 repository☆21Updated 3 years ago
- SystemVerilog language-oriented exercises☆55Updated 3 weeks ago
- CPU microarchitecture, step by step☆185Updated 3 years ago
- Архитектуры процессорных систем (старый репозитор ий, ранее размещавшийся по адресу github.com/MPSU/APS)☆95Updated last year
- ChipEXPO 2020 Digital Design School Labs☆37Updated 3 years ago
- FPGA exercise for beginners☆43Updated 2 months ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆46Updated 2 months ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆21Updated 8 months ago
- Учебные материалы Альянса RISC-V☆14Updated 6 months ago
- ☆45Updated 3 months ago
- Методические материалы курса "Практикум по ПЛИС"☆40Updated 7 months ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆23Updated last year
- Материалы для курсов по проектированию цифровых вычислительных систем☆98Updated this week
- Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…☆86Updated 2 years ago
- Методические материалы по разработке процессора архитектуры RISC-V☆296Updated last week
- Mastering FPGASIC Book☆18Updated 2 months ago
- NavSysLab LaTeX report project for GOST 7.0.11, 7.32, 2.105 documents☆48Updated last year
- open-source SDKs for the SCR1 core☆76Updated last year
- ☆39Updated 4 years ago
- Verilog (SystemVerilog) coding style☆42Updated 7 years ago
- human-in-the-loop HDL training tool☆39Updated last year
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆13Updated last year
- SystemVerilog language-oriented exercises☆137Updated 2 weeks ago
- Examples for the Lushay Labs tang nano 9k series☆126Updated last year
- An FPGA-based 7-ENOB 600 MSample/s ADC without any External Components☆46Updated 4 years ago
- Astra_S9_FPGA is a Powerful DevBoard from used Antminer S9 Control Board☆50Updated 3 months ago