yuri-panchul / yrv-plusLinks
Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
☆25Updated last year
Alternatives and similar repositories for yrv-plus
Users that are interested in yrv-plus are comparing it to the libraries listed below
Sorting:
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- SystemVerilog language-oriented exercises☆46Updated 2 months ago
- FPGA exercise for beginners☆37Updated 4 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆59Updated last year
- Методические материалы курса "Практикум по ПЛИС"☆31Updated 2 weeks ago
- ☆48Updated 3 years ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆36Updated this week
- FPGA exercise for beginners☆117Updated this week
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆19Updated 2 months ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆165Updated 7 months ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- SystemVerilog language-oriented exercises☆89Updated 2 months ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 6 months ago
- CPU microarchitecture, step by step☆181Updated 3 years ago
- Лабораторные работы по ЦОС (python)☆9Updated last month
- Учебные материалы Альянса RISC-V☆14Updated 7 months ago
- ☆29Updated 2 weeks ago
- Verilog (SystemVerilog) coding style☆42Updated 6 years ago
- ☆43Updated last week
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- ☆23Updated 5 years ago
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆12Updated 10 months ago
- NavSysLab LaTeX report project for GOST 7.0.11, 7.32, 2.105 documents☆43Updated 11 months ago
- Методические материалы по раз работке процессора архитектуры RISC-V☆207Updated this week
- Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…☆88Updated 2 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆18Updated 3 years ago
- human-in-the-loop HDL training tool☆38Updated last year
- Mastering FPGASIC Book☆18Updated 3 years ago
- SDRAM controller for MIPSfpga+ system☆23Updated 4 years ago