Alternatives and similar repositories for yrv-plus:

Users that are interested in yrv-plus are comparing it to the libraries listed below

• NickolayTernovoy / risc-v_awesome_list
  ☆47Updated 3 years ago
• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆38Updated last month
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆35Updated 3 months ago
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆19Updated 2 years ago
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆93Updated 11 months ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆54Updated last year
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆95Updated this week
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆58Updated 3 weeks ago
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆12Updated last month
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆157Updated 2 months ago
• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆32Updated this week
• DigitalDesignSchool / ce2020labs
  ChipEXPO 2020 Digital Design School Labs
  ☆36Updated 2 years ago
• MPSU / APS
  Методические материалы по разработке процессора архитектуры RISC-V
  ☆162Updated this week
• stcmtk / fpga-webinar-2020
  ☆23Updated 4 years ago
• zhelnio / schoolRISCV
  CPU microarchitecture, step by step
  ☆170Updated 2 years ago
• viktor-prutyanov / drec-fpga-intro
  Материалы для курсов "Введение в проектирование на языке Verilog" (2024+), "Введение в FPGA и Verilog" (2018-2019)
  ☆93Updated 2 months ago
• MIPSfpga / digital-design-lab-manual
  Digital Design Labs
  ☆24Updated 6 years ago
• montedalrymple / yrv
  Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
  ☆17Updated 3 years ago
• RISCV-Alliance-Education / RISCV-Curricula
  Учебные материалы Альянса RISC-V
  ☆9Updated 2 months ago
• miet-mpsu-dsp / labs
  Лабораторные работы по ЦОС (python)
  ☆8Updated 8 months ago
• astranome / Astra_S9_FPGA
  Astra_S9_FPGA is a Powerful DevBoard from used Antminer S9 Control Board
  ☆25Updated 4 months ago
• johan92 / verilog-coding-style
  Verilog (SystemVerilog) coding style
  ☆40Updated 6 years ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆15Updated 3 weeks ago
• fpgacademy / DESim
  ☆41Updated last month
• syntacore / scr1-sdk
  open-source SDKs for the SCR1 core
  ☆70Updated 2 months ago
• MPSU / PCU-Verilog-labs
  Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"
  ☆11Updated last year
• ChinaQMTECH / QMTECH_XC7K325T_CORE_BOARD
  ☆36Updated 3 years ago
• mkravch / fpga_lessons
  ☆23Updated last month
• Des333 / soc-fpga2sdram-test
  Testing FPGA2SDRAM interface on Altera Cyclone V SoC
  ☆13Updated 9 years ago
• marsohod4you / FPGA_SDR
  Software Defined Radio receiver in Marsohod2 Altera Cyclone III board
  ☆44Updated 8 years ago