yuri-panchul / yrv-plusLinks
Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.
☆26Updated 2 years ago
Alternatives and similar repositories for yrv-plus
Users that are interested in yrv-plus are comparing it to the libraries listed below
Sorting:
- FPGA exercise for beginners☆125Updated 3 weeks ago
- CPU microarchitecture, step by step☆181Updated 3 years ago
- Полезные ресурсы по тематике FPGA / ПЛИС☆167Updated 9 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆59Updated last year
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆95Updated last year
- SystemVerilog language-oriented exercises☆49Updated 2 months ago
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago
- ☆48Updated 3 years ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆43Updated last month
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- FPGA exercise for beginners☆37Updated last month
- Mastering FPGASIC Book☆18Updated 3 years ago
- Материалы для курсов по проектированию цифровых вычислительных систем☆97Updated last month
- Учебные материалы Альянса RISC-V☆14Updated 2 months ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆21Updated 4 months ago
- SystemVerilog language-oriented exercises☆110Updated 2 months ago
- ☆43Updated 2 months ago
- Методические материалы по разработке процессора архитектуры RISC-V☆256Updated last week
- ☆24Updated 5 years ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 8 months ago
- ☆39Updated 3 years ago
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆13Updated last year
- Verilog (SystemVerilog) coding style☆42Updated 6 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆18Updated 4 years ago
- An FPGA-based 7-ENOB 600 MSample/s ADC without any External Components☆46Updated 4 years ago
- open-source SDKs for the SCR1 core☆74Updated 9 months ago
- Astra_S9_FPGA is a Powerful DevBoard from used Antminer S9 Control Board☆41Updated 11 months ago
- Fully pipelined Integer Scaled / Unscaled Radix-2 Forward/Inverse Fast Fourier Transform (FFT) IP-core for newest Xilinx FPGAs (Source la…☆87Updated 2 years ago
- NavSysLab LaTeX report project for GOST 7.0.11, 7.32, 2.105 documents☆43Updated last year
- Examples for the Lushay Labs tang nano 9k series☆115Updated last year