Alternatives and similar repositories for labs

Users that are interested in labs are comparing it to the libraries listed below

• serge0699 / verif_elective_miet
  Репозиторий факультатива по функциональной верификации НИУ МИЭТ
  ☆13Updated 11 months ago
• MPSU / MIRISCV
  Открытое RISC-V процессорное ядро MIRISCV для образовательных целей
  ☆19Updated 8 months ago
• riscv-tests-intro / riscv-tests-intro
  Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"
  ☆42Updated 3 weeks ago
• serge0699 / synth_school_verif_tasks
  Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем
  ☆21Updated 3 months ago
• MPSU / FPGA_pract
  Методические материалы курса "Практикум по ПЛИС"
  ☆32Updated last month
• vlotnik / uvm_sin_cos_table
  Contains source code for sin/cos table verification using UVM
  ☆20Updated 4 years ago
• esynr3z / pyhdlsim
  Example of Python and PyTest powered workflow for a HDL simulation
  ☆15Updated 4 years ago
• yuri-panchul / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆101Updated last month
• MPSU / exAPS
  Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)
  ☆94Updated last year
• FPGA-InsideOut / hdlgadgets
  human-in-the-loop HDL training tool
  ☆38Updated last year
• FPGA-Systems / fpga-awesome-list
  Полезные ресурсы по тематике FPGA / ПЛИС
  ☆166Updated 8 months ago
• IUST-Computer-Organization / LUMOS
  Light Utilization with Multicycle Operational Stages (LUMOS) RISC-V Processor
  ☆48Updated 7 months ago
• NickolayTernovoy / risc-v_awesome_list
  ☆48Updated 3 years ago
• RomeoMe5 / DDLM
  Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)
  ☆59Updated last year
• wyvernSemi / mem_model
  High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model
  ☆24Updated last month
• EDAMC / DigitalDesignSchool
  DigitalDesignSchool2022/23 repository
  ☆19Updated 2 years ago
• yuri-panchul / basics-graphics-music
  FPGA exercise for beginners
  ☆121Updated last week
• hurisson / pyuvm_primer
  Examples for using pyuvm
  ☆19Updated last year
• chipdesignschool / systemverilog-homework
  SystemVerilog language-oriented exercises
  ☆48Updated last month
• dpretet / svlogger
  SystemVerilog Logger
  ☆18Updated 2 years ago
• AsFigo / pyslint
  SystemVerilog Linter based on pyslang
  ☆31Updated 3 months ago
• SergeyBalabaev / Elective-C-Programming-Language
  Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ
  ☆12Updated 6 months ago
• chipdesignschool / basics-graphics-music
  FPGA exercise for beginners
  ☆37Updated 3 weeks ago
• FPGA-Systems / drawio-hdl-builder
  Drawio => VHDL and Verilog
  ☆56Updated last year
• mxg / topaz
  ☆23Updated last year
• mbits-mirafra / apb_avip
  ☆16Updated 2 months ago
• muneebullashariff / PeakRDL-pdf
  Converts the SystemRDL data into pdf Register specification
  ☆14Updated last year
• zhelnio / ahb_lite_sdram
  SDRAM controller for MIPSfpga+ system
  ☆23Updated 4 years ago
• SystemRDL / PeakRDL-regblock
  Generate SystemVerilog RTL that implements a register block from compiled SystemRDL input.
  ☆71Updated 3 weeks ago
• RoaLogic / plic
  Platform Level Interrupt Controller
  ☆41Updated last year