miet-mpsu-dsp / labsLinks
Лабораторные работы по ЦОС (python)
☆10Updated 9 months ago
Alternatives and similar repositories for labs
Users that are interested in labs are comparing it to the libraries listed below
Sorting:
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆23Updated last year
- Репозиторий факультатива по функциональной верификации НИУ МИЭТ☆16Updated last year
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆21Updated 9 months ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆47Updated 2 months ago
- Методические материалы курса "Практикум по ПЛИС"☆41Updated 7 months ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆95Updated 2 years ago
- human-in-the-loop HDL training tool☆40Updated last year
- 🇯 JSON encoder and decoder in pure SystemVerilog☆12Updated last year
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆12Updated 11 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆62Updated 2 years ago
- Example of Python and PyTest powered workflow for a HDL simulation☆15Updated 5 years ago
- Contains source code for sin/cos table verification using UVM☆21Updated 4 years ago
- SystemVerilog language-oriented exercises☆55Updated last month
- SystemVerilog language-oriented exercises☆139Updated last month
- Полезные ресурсы по тематике FPGA / ПЛИС☆176Updated 3 months ago
- ☆48Updated 4 years ago
- High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model☆26Updated 6 months ago
- CPU microarchitecture, step by step☆186Updated 3 years ago
- DigitalDesignSchool2022/23 repository☆21Updated 3 years ago
- This repo is created to include illustrative examples on object oriented design pattern in SV☆60Updated 2 years ago
- Light Utilization with Multicycle Operational Stages (LUMOS) RISC-V Processor☆48Updated last year
- Static Timing Analysis Full Course☆63Updated 3 years ago
- Structured UVM Course☆58Updated 2 years ago
- Common SystemVerilog RTL modules for RgGen☆16Updated last week
- FPGA exercise for beginners☆43Updated 3 months ago
- SystemVerilog Linter based on pyslang☆31Updated 8 months ago
- FPGA exercise for beginners☆154Updated last week
- ☆17Updated 7 months ago
- Verification IP project for I3C protocol☆22Updated 10 months ago
- Examples for using pyuvm☆21Updated last year