miet-mpsu-dsp / labsLinks
Лабораторные работы по ЦОС (python)
☆9Updated last month
Alternatives and similar repositories for labs
Users that are interested in labs are comparing it to the libraries listed below
Sorting:
- Методические материалы курса "Практикум по ПЛИС"☆31Updated 2 weeks ago
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆19Updated 6 months ago
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆36Updated this week
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- Репозиторий факультатива по функционал ьной верификации НИУ МИЭТ☆12Updated 10 months ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆19Updated 2 months ago
- human-in-the-loop HDL training tool☆38Updated last year
- SDRAM controller for MIPSfpga+ system☆23Updated 4 years ago
- SystemVerilog language-oriented exercises☆46Updated 2 months ago
- SystemVerilog language-oriented exercises☆89Updated 2 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆59Updated last year
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆13Updated 4 months ago
- Verilog (SystemVerilog) coding style☆42Updated 6 years ago
- Digital Design Labs☆24Updated 6 years ago
- Contains source code for sin/cos table verification using UVM☆20Updated 4 years ago
- This repository contains the Simple As Possible Floating Point Unit design based on the IEEE-754 Standard.☆18Updated 2 years ago
- FPGA exercise for beginners☆37Updated 4 months ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆25Updated last year
- High speed C/C++ based behavioural VHDL/Verilog co-simulation memory model☆24Updated 7 months ago
- ☆43Updated last week
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- Basic Verilog Ethernet core and C driver functions☆11Updated last week
- SystemVerilog Logger☆18Updated 2 years ago
- USB -> AXI Debug Bridge☆39Updated 4 years ago
- ☆23Updated 5 years ago
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- ☆11Updated last year
- Collect of various scripts for helping work with EDA-tools (ASIC, FPGA, etc)☆32Updated 11 months ago
- Platform Level Interrupt Controller☆41Updated last year
- FPGA exercise for beginners☆117Updated this week