miet-mpsu-dsp / labs
Лабораторные работы по ЦОС (python)
☆9Updated last year
Alternatives and similar repositories for labs:
Users that are interested in labs are comparing it to the libraries listed below
- Методические материалы курса "Практикум по ПЛИС"☆28Updated this week
- Открытое RISC-V процессорное ядро MIRISCV для образовательных целей☆15Updated 4 months ago
- Методические материалы к лабораторным работам дисциплины "Проектирование цифровых устройств на языке Verilog"☆11Updated last year
- Открытый ознакомительный курс "Введение в функциональную верификацию RISC-V ядер"☆35Updated 3 months ago
- Репозиторий заданий и примеров направления функциональной верификации Школы синтеза цифровых схем☆19Updated 2 weeks ago
- SystemVerilog language-oriented exercises☆44Updated 3 weeks ago
- FPGA exercise for beginners☆35Updated 2 months ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆25Updated last year
- SystemVerilog language-oriented exercises☆77Updated 3 weeks ago
- Материалы по курсу Углубленное изучение языка С (факультатив) для студентов МИЭТ☆13Updated 2 months ago
- Исходные коды к главам книги "Цифровой синтез: практический курс" (под ред. А.Ю. Романова и Ю.В. Панчула)☆56Updated last year
- human-in-the-loop HDL training tool☆38Updated last year
- SDRAM controller for MIPSfpga+ system☆23Updated 4 years ago
- Архитектуры процессорных систем (старый репозиторий, ранее размещавшийся по адресу github.com/MPSU/APS)☆93Updated last year
- Учебные материалы Альянса RISC-V☆13Updated 5 months ago
- Digital Design Labs☆24Updated 6 years ago
- Verilog implementation of RISC-V: RV32IAC plus much of B. 32-bit or 16-bit bus.☆17Updated 3 years ago
- ☆11Updated last year
- Verilog (SystemVerilog) coding style☆41Updated 6 years ago
- UART in Verilog and VHDL☆11Updated 2 years ago
- ☆23Updated 4 years ago
- FPGA exercise for beginners☆107Updated 3 weeks ago
- ☆42Updated this week
- This repository contains the Simple As Possible Floating Point Unit design based on the IEEE-754 Standard.☆18Updated 2 years ago
- Collect of various scripts for helping work with EDA-tools (ASIC, FPGA, etc)☆32Updated 9 months ago
- USB -> AXI Debug Bridge☆36Updated 3 years ago
- SystemVerilog Logger☆17Updated 2 years ago
- Contains source code for sin/cos table verification using UVM☆20Updated 4 years ago
- DigitalDesignSchool2022/23 repository☆19Updated 2 years ago
- ChipEXPO 2020 Digital Design School Labs☆36Updated 2 years ago