Alternatives and similar repositories for mips-cpu-and-microsystem

Users that are interested in mips-cpu-and-microsystem are comparing it to the libraries listed below

• CarloFable / risc-v-32-cpu
  risc-v 单周期和流水线cpu设计， 基于miniRV-1指令集，语言verilog
  ☆7Updated 2 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆41Updated 4 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆82Updated 5 years ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆13Updated 3 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆91Updated 2 years ago
• 1Allison / 8bit-RISC-CPU
  用verilog设计8位cpu
  ☆7Updated 5 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆28Updated 3 years ago
• cebarobot / UCAS-CALab-mycpu_axi_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab11~12 & 14~15
  ☆13Updated 4 years ago
• VenciFreeman / RISC-V
  A simple RISC-V CPU written in Verilog.
  ☆64Updated 10 months ago
• ruanshihai / CPU
  Verilog实现的简单五级流水线CPU，开发平台：Nexys3
  ☆40Updated 9 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆71Updated 5 months ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆22Updated last year
• liuqdev / 8-bits-RISC-CPU-Verilog
  Architecture and Verilog Implementation of 8-bits RISC CPU based on FSM. 基于有限状态机的8位RISC（精简指令集）CPU（中央处理器）简单结构和Verilog实现。
  ☆146Updated 6 years ago
• kaitoukito / YSYX-NJU-Group
  YSYX RISC-V Project NJU Study Group
  ☆16Updated 5 months ago
• Bamboo1583 / sdram_controller
  使用verilog编写sdram控制器
  ☆12Updated 6 years ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆40Updated 2 years ago
• cquwei-cx / cpu20220108
  MIPS 57条指令五级流水线cpu (verilog实现+详细注释)
  ☆11Updated 3 years ago
• woshiyyya / RISCV-CPU
  Write a CPU from scratch! (5-stage pipeline & 2-way-cache)
  ☆17Updated 5 years ago
• TranquilRock / RISC-V-PipelineCPU
  NTU Computer Architecture 2021 - CPU with Single issue, L1-cache
  ☆11Updated 3 years ago
• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆57Updated 4 years ago
• zhhangBian / BOOM_chip
  乱序双发处理器，在2024年计算机系统能力大赛CPU赛道（龙芯杯）获二等奖，全国第四
  ☆14Updated 10 months ago
• wlf1998 / CA
  计算机体系结构课程
  ☆17Updated 6 years ago
• Eslzzyl / riscv-pipeline-cpu
  合肥工业大学《系统硬件综合设计》五级流水线 RISC-V CPU
  ☆15Updated last year
• yuankong11 / MIPS_CPU
  一个支持AXI总线、支持Cache、包括所有非浮点MIPS 1指令、支持例外的静态五级流水MIPS CPU
  ☆11Updated 5 years ago
• fangyzh26 / FIFO
  包括同步FIFO（输入输出位宽相同），异步FIFO（输入输出位宽相同），异步FIFO（能实现输出数据位宽是输入数据位宽的1/2或2倍）
  ☆20Updated 2 years ago
• sailordiary / computer-systems-ucas
  中国科学院大学 计算机组成原理FPGA实验课程 - "Five projects to better understand key principles of computer systems", UCAS Spring 2017 Session
  ☆32Updated 8 years ago
• CherrySprings / CherrySprings
  ☆18Updated 2 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆137Updated last year
• mxllc / CPU_StaticPipeline_ThreeLevelCache
  基于静态流水线的三级存储CPU
  ☆5Updated 6 years ago
• kunliu7 / FPGA-based-image-processing
  Uart transport + image processing + VGA display 基于FPGA的图像处理，包括Uart和VGA
  ☆14Updated 5 years ago