Alternatives and similar repositories for risc-v-32-cpu

Users that are interested in risc-v-32-cpu are comparing it to the libraries listed below

• Eslzzyl / riscv-pipeline-cpu
  合肥工业大学《系统硬件综合设计》五级流水线 RISC-V CPU
  ☆31Updated 2 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆95Updated 3 years ago
• wzp21142 / mips-cpu-and-microsystem
  基于Verilog实现的三个MIPS架构CPU项目,按顺序实现了单周期,多周期以及基于多周期的微系统. Three Verilog-based MIPS CPU projects, simulate pipelined cpu based on mips instructi…
  ☆16Updated 4 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆85Updated 6 years ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆14Updated 4 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆42Updated 5 years ago
• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆74Updated 5 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆101Updated 11 months ago
• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆16Updated 2 years ago
• y0fy / CO-lab-material-CQU
  重庆大学计算机组成原理、硬件综合设计实验材料
  ☆39Updated 4 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆31Updated last year
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆53Updated 3 years ago
• FanQinFred / Cache
  重庆大学计算机学院2018级计算机体系结构cache设计
  ☆11Updated 4 years ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆46Updated 2 years ago
• SinnLiu / CPU_Design_MIPS
  《CPU设计实战》学习记录及代码
  ☆13Updated last year
• MUrielleMU / single-cycle-CPU
  单周期CPU设计与实现
  ☆14Updated 2 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆33Updated 4 years ago
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆30Updated last year
• 25th-engineer / HFUT_2020_OS_Design_WH
  合肥工业大学2020年《操作系统》课程设计。题目：段页式虚拟存储管理系统：建立一个段页虚拟存储管理系统的模型。Course Design of Operating System of Hefei University of Technology in 2020. Topic…
  ☆43Updated 3 years ago
• suisuisi / FPGAandGames
  FPGA实现各种小游戏，学习并快乐着
  ☆78Updated 3 years ago
• TheRainstorm / PiplineMIPS
  A 5-level pipelined MIPS CPU with branch prediction and great cache.
  ☆18Updated 4 years ago
• cebarobot / UCAS-Computer-Architecture-Lab
  计算机体系结构研讨课 2020秋季 UCAS 《CPU设计实战》 工程环境及 RTL 代码合集
  ☆18Updated 4 years ago
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆102Updated 4 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆75Updated last year
• HUXIYIGE / cqu_cs_course
  重庆大学计算机学院计算机科学与技术课程相关文档和实验
  ☆19Updated 2 years ago
• blueroaring / NJUCS_2024_Spring_DLCC
  南京大学计算机系2024春季学期数字逻辑与计算机组成课程实验
  ☆16Updated last year
• wang-rq / Experiments-in-Computer-Organization
  计算机组成原理实验，内有mips程序设计、单周期cpu仿真实验、多周期cpu仿真实验
  ☆14Updated last year
• fabwu / eth-computer-architecture
  ETH Computer Architecture - Fall 2020
  ☆11Updated 4 years ago
• Gugugugugutian / WHU-CPU-RISC-V
  武汉大学计算机组成与设计课程单周期CPU处理器实现，使用RISC-V语言实现。
  ☆10Updated last year
• Crzax / riscv_pipeline
  这是武汉大学WHU 计算机组成与设计 RISC-V CPU 流水线设计，包括Modelsim仿真测试，vivado下FPGA(NEXYS A7)测试。
  ☆30Updated last year