Alternatives and similar repositories for risc-v-32-cpu

Users that are interested in risc-v-32-cpu are comparing it to the libraries listed below

• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆13Updated 3 years ago
• wzp21142 / mips-cpu-and-microsystem
  基于Verilog实现的三个MIPS架构CPU项目,按顺序实现了单周期,多周期以及基于多周期的微系统. Three Verilog-based MIPS CPU projects, simulate pipelined cpu based on mips instructi…
  ☆16Updated 4 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆91Updated 2 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆70Updated 5 months ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆82Updated 5 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆22Updated last year
• MUrielleMU / single-cycle-CPU
  单周期CPU设计与实现
  ☆13Updated 2 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆41Updated 4 years ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆40Updated 2 years ago
• Eslzzyl / riscv-pipeline-cpu
  合肥工业大学《系统硬件综合设计》五级流水线 RISC-V CPU
  ☆15Updated last year
• cquwei-cx / cpu20220108
  MIPS 57条指令五级流水线cpu (verilog实现+详细注释)
  ☆11Updated 3 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆28Updated 3 years ago
• kaitoukito / YSYX-NJU-Group
  YSYX RISC-V Project NJU Study Group
  ☆16Updated 5 months ago
• ruanshihai / CPU
  Verilog实现的简单五级流水线CPU，开发平台：Nexys3
  ☆40Updated 9 years ago
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆48Updated 3 years ago
• TranquilRock / RISC-V-PipelineCPU
  NTU Computer Architecture 2021 - CPU with Single issue, L1-cache
  ☆11Updated 3 years ago
• luyufan498 / CPU_start_from_0
  从零开始设计一个CPU (Verilog)
  ☆57Updated 4 years ago
• kunliu7 / FPGA-based-image-processing
  Uart transport + image processing + VGA display 基于FPGA的图像处理，包括Uart和VGA
  ☆14Updated 5 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆73Updated last year
• LSTM-Kirigaya / ComputerDesignExperiment
  计算机组成原理的实验，包括单周期CPU和五级流水线CPU的verilog实现
  ☆38Updated 4 years ago
• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆57Updated 4 years ago
• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
  ☆55Updated last year
• Crzax / riscv_pipeline
  这是武汉大学WHU 计算机组成与设计 RISC-V CPU 流水线设计，包括Modelsim仿真测试，vivado下FPGA(NEXYS A7)测试。
  ☆18Updated last year
• zhhangBian / BOOM_chip
  乱序双发处理器，在2024年计算机系统能力大赛CPU赛道（龙芯杯）获二等奖，全国第四
  ☆14Updated 10 months ago
• Gugugugugutian / WHU-CPU-RISC-V
  武汉大学计算机组成与设计课程单周期CPU处理器实现，使用RISC-V语言实现。
  ☆8Updated last year
• cebarobot / UCAS-Computer-Architecture-Lab
  计算机体系结构研讨课 2020秋季 UCAS 《CPU设计实战》 工程环境及 RTL 代码合集
  ☆18Updated 3 years ago
• BigPig-Bro / udp_gmii_ov5640
  本项目为2023年全国大学生嵌入式芯片与系统设计竞赛——FPGA创新设计竞赛（高云赛道）项目，题目基于高云FPGA的多路网络视频监控编码系统。
  ☆47Updated last year
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆18Updated 9 months ago
• DOOKNET / Digital_Clock
  基于FPGA的数字时钟（Modelsim仿真）
  ☆24Updated 7 years ago
• Jaccelerator / FPGA-DigitalClock
  基于FPGA，VGA，声音传感器与温湿度传感器实现的智能可控数字钟。
  ☆10Updated 4 years ago