Alternatives and similar repositories for ComputerDesignExperiment:

Users that are interested in ComputerDesignExperiment are comparing it to the libraries listed below

• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆37Updated 2 years ago
• toted / UESTC-computer-composition
  用verilog实现单周期cpu和流水线
  ☆20Updated 5 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆90Updated 2 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆64Updated last year
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆96Updated 4 years ago
• xyfJASON / hitsz-minirv-1
  HITSZ 2020春 计算机设计与实践课程，实现基于 miniRV-1 的单周期和流水线CPU
  ☆23Updated 3 years ago
• Silverster98 / bit_nscscc_suggestion
  为了更好地帮助后来的同学参加龙芯杯，草拟了这份建议，望对后来人有所帮助
  ☆124Updated 4 years ago
• yueyang2000 / riscv-cpu
  RISC-V multi cycle CPU. Project of Computer Organization (THU 2020)
  ☆15Updated 2 years ago
• lerogo / 5-stage-pipeline-cpu
  实现了5段流水的CPU This project is verilog that implements 5-stage-pipeline-cpu
  ☆34Updated 3 years ago
• Timothy-Liuxf / PipelineCPU
  清华大学电子工程系数字逻辑与处理器基础实验大作业——流水线 CPU
  ☆11Updated 3 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆54Updated 3 months ago
• Googol2002 / NJU-ICS2021-PA
  2021年秋季学期 南京大学ICS课程 PA实验部分
  ☆124Updated 3 years ago
• npu-cs / SurviveNWPU-CSManual
  A Manual on Surviving in CS of NWPU
  ☆50Updated last year
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆131Updated 10 months ago
• yufeiran / OpenMIPS
  实现一个基础但功能完善的计算机系统,根据《自己动手写ＣＰＵ》实现，开发板为Nexys4 DDR
  ☆33Updated last year
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆12Updated 3 years ago
• cquwei-cx / cpu20220108
  MIPS 57条指令五级流水线cpu (verilog实现+详细注释)
  ☆11Updated 3 years ago
• Starrylay / awesome-HUST-CS-MIPS-CPU
  HUST CS 19级组原课设/华中科技大学计算机组成原理课程设计/MIPS五段流水CPU/华中科技大学计算机组成原理课程设计/华科组原课设/MIPS-CPU/单周期/流水线/分支预测。来自学长的溺爱x，让你copy的明白。
  ☆117Updated last year
• Gugugugugutian / WHU-CPU-RISC-V
  武汉大学计算机组成与设计课程单周期CPU处理器实现，使用RISC-V语言实现。
  ☆8Updated last year
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆47Updated 3 years ago
• pinchenjohnny / Distributed_System_Architecture
  高级计算机体系结构2020，吴俊敏老师，中科大研究生课程
  ☆67Updated last year
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆38Updated 4 years ago
• CherryYang05 / OpenMIPS_CPU
  基于龙芯 OpenMIPS 实现一个具有 89 条指令的五级流水 CPU，使用 Verilog 语言，使用哈佛结构，包括逻辑移位指令、乘除法指令、加载存储指令、转移指令、协处理器访问指令以及异常相关在内的共89条指令。能够处理数据相关，包含流水线暂停以及延迟槽
  ☆21Updated 5 years ago
• NSCSCC-2020-Fudan / FDU1.1-NSCSCC
  复旦大学FDU1.1队在第四届“龙芯杯”的参赛作品
  ☆43Updated 4 years ago
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆18Updated 7 months ago
• fluctlight001 / cpu_for_nscscc2022_single
  2022年龙芯杯个人赛 单发射110M（含icache）
  ☆45Updated 2 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆77Updated 5 years ago
• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
  ☆51Updated last year
• aptx1231 / BUAA_CO
  2017级北航计算机学院计算机组成原理课程设计(MIPS CPU)
  ☆95Updated 5 years ago
• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆15Updated 2 years ago