Alternatives and similar repositories for HIT_CPU_verilog

Users that are interested in HIT_CPU_verilog are comparing it to the libraries listed below

• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆91Updated 2 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆78Updated last year
• MaZirui2001 / USTC-NSCSCC
  中国科学技术大学龙芯杯参赛作品仓库合集
  ☆16Updated 10 months ago
• Googol2002 / NJU-ICS2021-PA
  2021年秋季学期 南京大学ICS课程 PA实验部分
  ☆126Updated 3 years ago
• fluctlight001 / cpu_for_nscscc2022_single
  2022年龙芯杯个人赛 单发射110M（含icache）
  ☆48Updated 2 years ago
• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
  ☆61Updated last year
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆79Updated 7 months ago
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆51Updated 3 years ago
• TheRainstorm / PiplineMIPS
  A 5-level pipelined MIPS CPU with branch prediction and great cache.
  ☆19Updated 4 years ago
• DARX1024 / HITCCLab
  哈工大计算机组成原理课程实验
  ☆20Updated 4 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆84Updated 5 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆139Updated last year
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆41Updated 2 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆25Updated last year
• SakuraILU / NJU-ICS2021-PA
  NJU ICS课程的PA实验，非常棒的一个大项目，受益匪浅！一栈式打通虚拟机NEMU、操作系统NLiteOS和应用层
  ☆48Updated 3 years ago
• SinnLiu / CPU_Design_MIPS
  《CPU设计实战》学习记录及代码
  ☆12Updated last year
• y0fy / CO-lab-material-CQU
  重庆大学计算机组成原理、硬件综合设计实验材料
  ☆38Updated 4 years ago
• Corle-hyz / UCAS-COD-Lab
  中国科学院大学(UCAS)2020年春季学期计算机组成原理实验课作业
  ☆16Updated 3 years ago
• RiceCakeInJar / DLCO
  NJUCS 2023 Spring DLCO 南京大学 数字逻辑与计算机组成 课程实验
  ☆27Updated 5 months ago
• loongson-education / nscscc-wiki
  NSCSCC 信息整合
  ☆251Updated 4 years ago
• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆15Updated 2 years ago
• JiazhenZhao02091 / nju-ics2022
  南京大学2022春季pa
  ☆13Updated last year
• YancyReal / 2020-UCAS-CA-hw
  计算机体系结构基础 第二版 个人答案
  ☆13Updated 4 years ago
• PKUFlyingPig / CS61C-labs
  my implementation for the CS61C labs in 2020 summer version
  ☆79Updated 4 years ago
• Kristoff-starling / ProjectN-CPU
  Single Cycle and Pipeline CPU of RISC-V Architecture designed for Digital Design and Computer Organization Experiments 2021, NJU
  ☆13Updated 3 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆30Updated 3 years ago
• fluctlight001 / cpu_for_nscscc2020
  2020龙芯杯个人赛 简易双发射60M（含ibuffer）
  ☆40Updated 4 years ago
• zhhangBian / BOOM_chip
  乱序双发处理器，在2024年计算机系统能力大赛CPU赛道（龙芯杯）获二等奖，全国第四
  ☆15Updated 11 months ago
• Silverster98 / bit_nscscc_suggestion
  为了更好地帮助后来的同学参加龙芯杯，草拟了这份建议，望对后来人有所帮助
  ☆126Updated 4 years ago
• Timothy-Liuxf / PipelineCPU
  清华大学电子工程系数字逻辑与处理器基础实验大作业——流水线 CPU
  ☆12Updated 3 years ago