Alternatives and similar repositories for HIT_CPU_verilog

Users that are interested in HIT_CPU_verilog are comparing it to the libraries listed below

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  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
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  中国科学技术大学龙芯杯参赛作品仓库合集
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  复旦大学 数字逻辑与部件设计实验 2020秋
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• YancyReal / 2020-UCAS-CA-hw
  计算机体系结构基础 第二版 个人答案
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  Mips五级流水线CPU
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• DARX1024 / HITCCLab
  哈工大计算机组成原理课程实验
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• qing-2 / CPU
  单周期 8指令 MIPS32CPU
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• RiceCakeInJar / DLCO
  NJUCS 2023 Spring DLCO 南京大学 数字逻辑与计算机组成 课程实验
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• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
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• SakuraILU / NJU-ICS2021-PA
  NJU ICS课程的PA实验，非常棒的一个大项目，受益匪浅！一栈式打通虚拟机NEMU、操作系统NLiteOS和应用层
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• Googol2002 / NJU-ICS2021-PA
  2021年秋季学期 南京大学ICS课程 PA实验部分
  ☆125Updated 3 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
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• y0fy / CO-lab-material-CQU
  重庆大学计算机组成原理、硬件综合设计实验材料
  ☆38Updated 4 years ago
• fluctlight001 / cpu_for_nscscc2022_single
  2022年龙芯杯个人赛 单发射110M（含icache）
  ☆45Updated 2 years ago
• TheRainstorm / PiplineMIPS
  A 5-level pipelined MIPS CPU with branch prediction and great cache.
  ☆19Updated 4 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆23Updated last year
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆99Updated 4 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆138Updated last year
• Kristoff-starling / ProjectN-CPU
  Single Cycle and Pipeline CPU of RISC-V Architecture designed for Digital Design and Computer Organization Experiments 2021, NJU
  ☆13Updated 3 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆84Updated 5 years ago
• xyfJASON / hitsz-minirv-1
  HITSZ 2020春 计算机设计与实践课程，实现基于 miniRV-1 的单周期和流水线CPU
  ☆30Updated 3 years ago
• Timothy-Liuxf / PipelineCPU
  清华大学电子工程系数字逻辑与处理器基础实验大作业——流水线 CPU
  ☆11Updated 3 years ago
• ykykzq / SimpleCPU
  基于LoongArch32/MIPS32指令集的七级流水线CPU。2023届龙芯杯（NSCSCC）个人赛参赛作品。
  ☆25Updated 2 months ago
• FanQinFred / Cache
  重庆大学计算机学院2018级计算机体系结构cache设计
  ☆11Updated 4 years ago
• JiazhenZhao02091 / nju-ics2022
  南京大学2022春季pa
  ☆13Updated last year
• LSTM-Kirigaya / ComputerDesignExperiment
  计算机组成原理的实验，包括单周期CPU和五级流水线CPU的verilog实现
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• Yuichi1001 / 2024-AICS-EXP
  【2024年新版】国科大 陈云霁 智能计算系统AICS实验代码
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• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆14Updated 2 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆29Updated 3 years ago