Alternatives and similar repositories for single-cycle-CPU

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• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆91Updated 2 years ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆13Updated 3 years ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆40Updated 2 years ago
• jinexplorer / CPU
  本科二年级计算机组成原理实验流水线CPU
  ☆9Updated 5 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆82Updated 5 years ago
• CarloFable / risc-v-32-cpu
  risc-v 单周期和流水线cpu设计， 基于miniRV-1指令集，语言verilog
  ☆7Updated 2 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆28Updated 3 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆71Updated 5 months ago
• lerogo / 5-stage-pipeline-cpu
  实现了5段流水的CPU This project is verilog that implements 5-stage-pipeline-cpu
  ☆36Updated 3 years ago
• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆57Updated 4 years ago
• Eslzzyl / riscv-pipeline-cpu
  合肥工业大学《系统硬件综合设计》五级流水线 RISC-V CPU
  ☆15Updated last year
• SinnLiu / CPU_Design_MIPS
  《CPU设计实战》学习记录及代码
  ☆12Updated last year
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆99Updated 4 years ago
• LSTM-Kirigaya / ComputerDesignExperiment
  计算机组成原理的实验，包括单周期CPU和五级流水线CPU的verilog实现
  ☆38Updated 4 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆41Updated 4 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆73Updated last year
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆22Updated last year
• Pipepw / MIPS_CPU
  用Verilog编写一个MIPS指令集的32位五级流水线CPU
  ☆23Updated 4 years ago
• Timothy-Liuxf / PipelineCPU
  清华大学电子工程系数字逻辑与处理器基础实验大作业——流水线 CPU
  ☆11Updated 3 years ago
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆18Updated 9 months ago
• xyfJASON / hitsz-minirv-1
  HITSZ 2020春 计算机设计与实践课程，实现基于 miniRV-1 的单周期和流水线CPU
  ☆24Updated 3 years ago
• toted / UESTC-computer-composition
  用verilog实现单周期cpu和流水线
  ☆20Updated 5 years ago
• ykykzq / SimpleCPU
  基于LoongArch32/MIPS32指令集的七级流水线CPU。2023届龙芯杯（NSCSCC）个人赛参赛作品。
  ☆24Updated 2 months ago
• cebarobot / Introduction-to-Computer-Architecture-Exercises
  计算机体系结构 2020秋季 UCAS 《计算机体系结构基础》第 2 版课后习题
  ☆63Updated 3 years ago
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆48Updated 3 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆137Updated last year
• wzp21142 / mips-cpu-and-microsystem
  基于Verilog实现的三个MIPS架构CPU项目,按顺序实现了单周期,多周期以及基于多周期的微系统. Three Verilog-based MIPS CPU projects, simulate pipelined cpu based on mips instructi…
  ☆16Updated 4 years ago
• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
  ☆55Updated last year
• hhhxiao / Pipeline-CPU
  Verilog写的简单五级流水线CPU
  ☆15Updated 4 years ago
• lkdhy / Course-Set-Graph-Theory
  “集合与图论”课程学习与复习资料
  ☆10Updated 7 months ago