Alternatives and similar repositories for single-cycle-CPU

Users that are interested in single-cycle-CPU are comparing it to the libraries listed below

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  重庆大学计算机组成原理、硬件综合设计实验材料
  ☆37Updated 4 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆92Updated 3 years ago
• SinnLiu / CPU_Design_MIPS
  《CPU设计实战》学习记录及代码
  ☆13Updated last year
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆28Updated last year
• MaZirui2001 / USTC-NSCSCC
  中国科学技术大学龙芯杯参赛作品仓库合集
  ☆15Updated last year
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆28Updated 4 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆87Updated 9 months ago
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆53Updated 3 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆86Updated 5 years ago
• lerogo / 5-stage-pipeline-cpu
  实现了5段流水的CPU This project is verilog that implements 5-stage-pipeline-cpu
  ☆37Updated 4 years ago
• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆64Updated 5 years ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆44Updated 2 years ago
• RiceCakeInJar / DLCO
  NJUCS 2023 Spring DLCO 南京大学 数字逻辑与计算机组成 课程实验
  ☆28Updated 7 months ago
• TheRainstorm / PiplineMIPS
  A 5-level pipelined MIPS CPU with branch prediction and great cache.
  ☆20Updated 4 years ago
• Timothy-Liuxf / PipelineCPU
  清华大学电子工程系数字逻辑与处理器基础实验大作业——流水线 CPU
  ☆12Updated 4 years ago
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆99Updated 4 years ago
• Silverster98 / bit_nscscc_suggestion
  为了更好地帮助后来的同学参加龙芯杯，草拟了这份建议，望对后来人有所帮助
  ☆130Updated 4 years ago
• Starrylay / awesome-HUST-CS-MIPS-CPU
  HUST CS 19级组原课设/华中科技大学计算机组成原理课程设计/MIPS五段流水CPU/华中科技大学计算机组成原理课程设计/华科组原课设/MIPS-CPU/单周期/流水线/分支预测。来自学长的溺爱x，让你copy的明白。
  ☆131Updated 2 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆76Updated last year
• VayneDuan / cqu-cs-learning-materials
  重庆大学计算机学院课程资料
  ☆151Updated 3 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆143Updated last year
• barryZZJ / CQU_Computer_Organization
  重庆大学计组实验vivado工程文件+项目汇编语言
  ☆17Updated 5 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆42Updated 4 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆28Updated last year
• lvyufeng / step_into_mips
  一步一步写MIPS CPU
  ☆831Updated 4 years ago
• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆15Updated 2 years ago
• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
  ☆61Updated last year
• DARX1024 / HITCCLab
  哈工大计算机组成原理课程实验
  ☆20Updated 4 years ago
• CSerht / NSCSCC2021FinalCode
  龙芯杯2021个人赛决赛最终代码
  ☆11Updated 4 years ago
• 2006wzt / HUST-riscv-CPU
  HUST-2022-组原课程设计：单周期CPU->支持动态分支预测的五段流水CPU+团队任务（2048）
  ☆15Updated 2 years ago