Alternatives and similar repositories for single-cycle-CPU

Users that are interested in single-cycle-CPU are comparing it to the libraries listed below

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  Mips五级流水线CPU
  ☆40Updated 2 years ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆13Updated 3 years ago
• CarloFable / risc-v-32-cpu
  risc-v 单周期和流水线cpu设计， 基于miniRV-1指令集，语言verilog
  ☆7Updated 2 years ago
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆97Updated 4 years ago
• Pipepw / MIPS_CPU
  用Verilog编写一个MIPS指令集的32位五级流水线CPU
  ☆22Updated 4 years ago
• jinexplorer / CPU
  本科二年级计算机组成原理实验流水线CPU
  ☆9Updated 5 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆91Updated 2 years ago
• lkdhy / Course-Set-Graph-Theory
  “集合与图论”课程学习与复习资料
  ☆10Updated 6 months ago
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆17Updated 9 months ago
• wzp21142 / mips-cpu-and-microsystem
  基于Verilog实现的三个MIPS架构CPU项目,按顺序实现了单周期,多周期以及基于多周期的微系统. Three Verilog-based MIPS CPU projects, simulate pipelined cpu based on mips instructi…
  ☆16Updated 4 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆81Updated 5 years ago
• lerogo / 5-stage-pipeline-cpu
  实现了5段流水的CPU This project is verilog that implements 5-stage-pipeline-cpu
  ☆36Updated 3 years ago
• Starrylay / awesome-HUST-CS-MIPS-CPU
  HUST CS 19级组原课设/华中科技大学计算机组成原理课程设计/MIPS五段流水CPU/华中科技大学计算机组成原理课程设计/华科组原课设/MIPS-CPU/单周期/流水线/分支预测。来自学长的溺爱x，让你copy的明白。
  ☆122Updated 2 years ago
• Timothy-Liuxf / PipelineCPU
  清华大学电子工程系数字逻辑与处理器基础实验大作业——流水线 CPU
  ☆11Updated 3 years ago
• cquwei-cx / cpu20220108
  MIPS 57条指令五级流水线cpu (verilog实现+详细注释)
  ☆11Updated 3 years ago
• Eslzzyl / riscv-pipeline-cpu
  合肥工业大学《系统硬件综合设计》五级流水线 RISC-V CPU
  ☆15Updated last year
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆68Updated last year
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆28Updated 3 years ago
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆47Updated 3 years ago
• xyfJASON / hitsz-minirv-1
  HITSZ 2020春 计算机设计与实践课程，实现基于 miniRV-1 的单周期和流水线CPU
  ☆24Updated 3 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆39Updated 4 years ago
• WondrousWisdomcard / SYSU-JuniorExperience
  SYSU SE 2021-2022 大三 学习整理（Unity3D + 编译原理 + 机器人导论 + 区块链 + 人工智能 + 软件测试 + 数据库系统 + 通信原理 + 中级实训 + 自然语言处理 + 机器学习与数据挖掘 + 信息安全技术）
  ☆120Updated 2 years ago
• Gugugugugutian / WHU-CPU-RISC-V
  武汉大学计算机组成与设计课程单周期CPU处理器实现，使用RISC-V语言实现。
  ☆8Updated last year
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆68Updated 5 months ago
• lingbai-kong / C-like-compiler
  同济大学CS《编译原理》课程设计: 类C语言编译器TongJi University CS compiler theory assignment
  ☆41Updated 2 years ago
• SinnLiu / CPU_Design_MIPS
  《CPU设计实战》学习记录及代码
  ☆12Updated last year
• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆55Updated 4 years ago
• DARX1024 / HITCCLab
  哈工大计算机组成原理课程实验
  ☆20Updated 4 years ago
• likaihz / Greedy_Snake
  数字逻辑课程设计，在Spartan-3的板上实现一个贪吃蛇的小游戏。
  ☆15Updated 9 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆23Updated last year