Alternatives and similar repositories for riscv-pipeline-cpu

Users that are interested in riscv-pipeline-cpu are comparing it to the libraries listed below

• 25th-engineer / HFUT_2020_MIPS_CPU
  合肥工业大学2020年《系统硬件综合设计》（《计算机组成原理》课程设计，CPU）的代码与报告；使用Verilog实现全冒险处理机制的MIPS五段流水CPU，支持MIPS-C3的50条指令。
  ☆72Updated 5 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆101Updated 11 months ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆94Updated 3 years ago
• Tan-YiFan / DigitalLogic-Autumn2020
  复旦大学 数字逻辑与部件设计实验 2020秋
  ☆54Updated 3 years ago
• y0fy / CO-lab-material-CQU
  重庆大学计算机组成原理、硬件综合设计实验材料
  ☆39Updated 4 years ago
• GxsXuridongsheng / HFUT-MIPS-Pipline-CPU-hardware-synthetical-design-
  合肥工业大学计科硬件综合设计 MIPS五级流水线CPU
  ☆18Updated last year
• MengYueqi / HIT_CPU_verilog
  哈工大2023处理器设计与计算机体系结构实验
  ☆30Updated last year
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆42Updated 4 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆85Updated 6 years ago
• mox-hub / hfut-cs
  合肥工业大学宣城校区（HFUT-XC） 计算机科学与技术专业（CS）。本仓库存有大一至大三的专业课程， 学长还没有毕业，有需求可以提Issue。欢迎Star，会不定时更新
  ☆238Updated 2 years ago
• lerogo / 5-stage-pipeline-cpu
  实现了5段流水的CPU This project is verilog that implements 5-stage-pipeline-cpu
  ☆37Updated 4 years ago
• wza13 / hfut-cs-assignments
  合肥工业大学 计算机科学与技术专业 专业课作业和实验（大二下 - 大三下）
  ☆105Updated 4 years ago
• styitches / HFUT-CS
  合肥工业大学合肥校区（HFUT）计算机科学与技术专业（CS）。本仓库存有大一至大三的实验+课设及其源码，有疑问可以邮箱联系（回复时间不一定）。欢迎Star，会不定时更新
  ☆171Updated last year
• TheRainstorm / PiplineMIPS
  A 5-level pipelined MIPS CPU with branch prediction and great cache.
  ☆18Updated 4 years ago
• Franpin / HFUT-IOT-Learning-Work
  合肥工业大学物联网工程大一至大三作业和课设
  ☆118Updated 2 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆30Updated last year
• Crzax / riscv_pipeline
  这是武汉大学WHU 计算机组成与设计 RISC-V CPU 流水线设计，包括Modelsim仿真测试，vivado下FPGA(NEXYS A7)测试。
  ☆29Updated last year
• sunmiao0301 / HFUT-CS
  合肥工业大学计算机科学与技术/Computer Science and Technology, Hefei University of Technology
  ☆203Updated 2 years ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆14Updated 4 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆75Updated last year
• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆101Updated 4 years ago
• SinnLiu / CPU_Design_MIPS
  《CPU设计实战》学习记录及代码
  ☆13Updated last year
• fluctlight001 / nscscc2022_single_tools
  龙芯杯个人赛工具包（适用于个人赛的golden_trace工具）
  ☆62Updated last year
• jianzhang96 / hfut_robot_tech_hw
  合肥工业大学《机器人技术》作业代码
  ☆20Updated 5 years ago
• Martin-share / hfut-cs-final-exams-and-note
  合肥工业大学-计算机-期末考试和笔记资料
  ☆52Updated last year
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆33Updated 4 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆145Updated last year
• ykykzq / SimpleCPU
  基于LoongArch32/MIPS32指令集的七级流水线CPU。2023年龙芯杯（NSCSCC）个人赛参赛作品。
  ☆33Updated 7 months ago
• Corle-hyz / UCAS-COD-Lab
  中国科学院大学(UCAS)2020年春季学期计算机组成原理实验课作业
  ☆15Updated 3 years ago
• JiazhenZhao02091 / nju-ics2022
  南京大学2022春季PA实验
  ☆14Updated 2 years ago