Alternatives and similar repositories for cpu-compilation:

Users that are interested in cpu-compilation are comparing it to the libraries listed below

• Z-Y00 / Examples-in-book-write-your-own-cpu
  《自己动手写CPU》一书附带的文件
  ☆80Updated 7 years ago
• rave1sking / single_cycle_RISCV_CPU_Design-32bit
  Verilog实现单周期非流水线32位RISCV指令集（45条）CPU
  ☆38Updated 4 years ago
• charleschz / -Principle-of-Compiler
  a c to 8086assembly Compiler based on JAVA 编译原理课设 一个c语言到8086汇编的编译器
  ☆9Updated 5 years ago
• fuzhidai / CPU-Design-Based-on-RISC-V
  Development using Verilog programing language and Vivado IDE .
  ☆14Updated 5 years ago
• qing-2 / CPU
  单周期 8指令 MIPS32CPU
  ☆90Updated 2 years ago
• Lyncien / RISC-V-32I
  体系结构课程实验：RISC-V 32I 流水线 CPU，实现37条指令，转发，冒险检测，Cache，分支预测器
  ☆75Updated 5 years ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆37Updated 2 years ago
• DaviesGit / SysY_compiler
  该编译器主要用来将SysY语言编译为arm汇编指令，并且对编译生成的代码进行优化。SysY 语言是 C 语言的一个子集。每个 SysY程序的源码存储在一个扩展名为 sy 的文件中。该文件中有且仅有一个名为 main的主函数定义,还可以包含若干全局变量声明、常量声明和其他函数…
  ☆67Updated 2 years ago
• loongson-education / nscscc-wiki
  NSCSCC 信息整合
  ☆234Updated 4 years ago
• CloudMagician / SNL-Complier
  吉林大学编译原理实验——Small Nested Language编译器
  ☆18Updated 5 years ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆49Updated 2 months ago
• Alpha-Girl / USTC_CA_labs
  USTC_CA_2021Spring 中科大 计算机体系结构
  ☆23Updated last year
• yuezih / UESTC-CS-Experiments
  电子科技大学(UESTC)计算机科学与技术专业本科生课程实验
  ☆10Updated 2 years ago
• ykykzq / SimpleCPU
  基于LoongArch32/MIPS32指令集的七级流水线CPU。2023届龙芯杯（NSCSCC）个人赛参赛作品。
  ☆18Updated 4 months ago
• LSTM-Kirigaya / ComputerDesignExperiment
  计算机组成原理的实验，包括单周期CPU和五级流水线CPU的verilog实现
  ☆35Updated 3 years ago
• SocialistDalao / UltraMIPS_NSCSCC
  UltraMIPS SoC composed of dual-issue cpu, pipeline Cache and systematic peripheral.
  ☆130Updated 9 months ago
• SakuraILU / NJU-ICS2021-PA
  NJU ICS课程的PA实验，非常棒的一个大项目，受益匪浅！一栈式打通虚拟机NEMU、操作系统NLiteOS和应用层
  ☆47Updated 2 years ago
• wzp21142 / mips-cpu-and-microsystem
  基于Verilog实现的三个MIPS架构CPU项目,按顺序实现了单周期,多周期以及基于多周期的微系统. Three Verilog-based MIPS CPU projects, simulate pipelined cpu based on mips instructi…
  ☆18Updated 3 years ago
• Googol2002 / NJU-ICS2021-PA
  2021年秋季学期 南京大学ICS课程 PA实验部分
  ☆124Updated 3 years ago
• Pipepw / MIPS_CPU
  用Verilog编写一个MIPS指令集的32位五级流水线CPU
  ☆21Updated 4 years ago
• gzzyyxh / Quafu
  A small SoC with a pipeline 32-bit RISC-V CPU.
  ☆63Updated 2 years ago
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆22Updated 10 months ago
• yztz / tatakOS
  2022全国大学生计算机系统能力大赛 - 操作系统赛 - 内核实现赛道 作品
  ☆14Updated 11 months ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆12Updated 3 years ago
• jmhIcoding / linux_kernel12
  国科大操作系统高级教程-linux_kernel-课堂项目
  ☆17Updated 5 years ago
• xiazhuo / nscc2022_personal
  NSCSCC2022龙芯杯个人赛，MIPS32，59MHz经典五级流水线架构，易于初学者阅读（计算机组成原理，自己动手写CPU）
  ☆61Updated last year
• MaxXSoft / Fuxi
  Fuxi (伏羲) is a 32-bit pipelined RISC-V processor written in Chisel3.
  ☆170Updated 3 years ago
• Silverster98 / bit_nscscc_suggestion
  为了更好地帮助后来的同学参加龙芯杯，草拟了这份建议，望对后来人有所帮助
  ☆122Updated 4 years ago
• liuqdev / 8-bits-RISC-CPU-Verilog
  Architecture and Verilog Implementation of 8-bits RISC CPU based on FSM. 基于有限状态机的8位RISC（精简指令集）CPU（中央处理器）简单结构和Verilog实现。
  ☆145Updated 6 years ago
• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆14Updated 2 years ago