Alternatives and similar repositories for riscv_pipeline

Users that are interested in riscv_pipeline are comparing it to the libraries listed below

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  2024年全国大学生嵌入式芯片与系统设计竞赛 应用赛道 国家一等奖获奖作品 Ultra-Lamp
  ☆19Updated 3 months ago
• Eslzzyl / riscv-pipeline-cpu
  合肥工业大学《系统硬件综合设计》五级流水线 RISC-V CPU
  ☆15Updated last year
• zilongxyx / ARM_Cortex-M0-on-FPGA
  【2023全国大学生FPGA 创新设计竞赛】全国二等奖作品：Cortex-M0智能飞机大战游戏机 开源项目
  ☆19Updated 11 months ago
• CarloFable / risc-v-32-cpu
  risc-v 单周期和流水线cpu设计， 基于miniRV-1指令集，语言verilog
  ☆7Updated 2 years ago
• RegiaYoung / RISC-V-CPU
  记录一下夏季学期计算机设计与实践课上写的RISC-V单周期CPU和RISC-V五级流水线CPU
  ☆13Updated 3 years ago
• BigPig-Bro / udp_gmii_ov5640
  本项目为2023年全国大学生嵌入式芯片与系统设计竞赛——FPGA创新设计竞赛（高云赛道）项目，题目基于高云FPGA的多路网络视频监控编码系统。
  ☆47Updated last year
• spokeyjoe / LoongArchCPU
  A LoongArch pipeline CPU. Project of Computer Architecture Lab @UCAS.
  ☆22Updated last year
• MongooseOrion / Multi_Channel_Image_Splicing
  This repository is used to store RTL code for combining a single video source from multiple video sources.
  ☆14Updated 8 months ago
• DOOKNET / Digital_Clock
  基于FPGA的数字时钟（Modelsim仿真）
  ☆24Updated 7 years ago
• DOUDIU / AXIS-AXI4-AXIS
  This project is designed to delay the output of the video stream in AXI-STREAM format.
  ☆11Updated 11 months ago
• zzzzzxh499 / Pango_voice_magicbox
  第八届集创赛紫光同创杯国二FPGA部分
  ☆21Updated 9 months ago
• TomSawyer2 / Gowin_FPGA_Clock
  TFT Clock by Gowin FPGA | 华中科技大学电信学院硬件课设基于国产高云FPGA的多功能TFT屏数字钟
  ☆11Updated 2 years ago
• MongooseOrion / FPGA-Image-Recognition
  The system is a FPGA-based system that can recognize object in videos.
  ☆10Updated 2 months ago
• Burijjibenzen / FPGA-Super-Mario-Bros
  同济大学22级数字逻辑大作业
  ☆31Updated 8 months ago
• Azalea8 / riscv_cpu
  riscv指令集，单周期以及五级流水线CPU
  ☆71Updated 5 months ago
• suisuisi / FPGAandGames
  FPGA实现各种小游戏，学习并快乐着
  ☆75Updated 3 years ago
• peiceliu / PicoRV32_ProtableLab
  紫光同创FPGA大赛
  ☆11Updated 3 months ago
• TCL606 / MipsPipeline
  Mips五级流水线CPU
  ☆40Updated 2 years ago
• wzp21142 / mips-cpu-and-microsystem
  基于Verilog实现的三个MIPS架构CPU项目,按顺序实现了单周期,多周期以及基于多周期的微系统. Three Verilog-based MIPS CPU projects, simulate pipelined cpu based on mips instructi…
  ☆16Updated 4 years ago
• cebarobot / UCAS-CALab-mycpu_verify
  计算机体系结构研讨课 2020年秋季 UCAS 《CPU 设计实战》 Lab3-Lab9
  ☆28Updated 3 years ago
• EricJin2002 / UCAS-CA-2022
  一个单发射五级静态流水CPU，采用龙芯32位精简版指令集，支持异常和中断处理，使用AXI总线接口，已集成TLB模块
  ☆14Updated 2 years ago
• LeeQueue513 / Shanghai-subway-system
  使用Qt实现的一个图形化上海地铁换乘系统，支持查询两地铁站之间的最短路径和最少换乘路径，支持自主添加线路、站点等等。
  ☆20Updated 3 years ago
• yuanfpga / FPGA_Learning_route
  FPGA的学习路线与书籍整理
  ☆46Updated last year
• JTP75 / Advanced-Digital-Design
  University of Pittsburgh ECE 1195
  ☆7Updated 2 years ago
• YSYX-OpenDoc / riscv-isa-manual
  ☆20Updated last month
• Zen-and-the-Art-of-Balanced-Bike / QueFOC
  无刷电机驱动 FOC for BLDC motor, code and pcb project
  ☆12Updated last year
• BigPig-Bro / Gowin
  【例程】国产高云FPGA 开发板及其工程
  ☆28Updated 8 months ago
• renyangang / riscv-mcu
  This project utilizes the Digital circuit simulation software,to build a CPU that supports a simple instruction set and simple peripheral…
  ☆66Updated 2 months ago
• Floatkyun / 2024TI_C
  2024年电赛C题 无线传输信号模拟系统 江苏省第一名方案
  ☆22Updated 3 months ago
• redlightASl / Notes
  ☆80Updated last week