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  ☆147Updated 5 years ago
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• Jed-Z / computer-organization-lab
  中山大学计算机组成原理实验 (2018 秋)：用 Verilog 设计并实现的简易单周期和多周期 CPU
  ☆95Updated 4 years ago
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• MilkyBoat / compilor_experiment
  简化的c语言（SysY）编译器
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• bxdd / XdOffer
  本项目总结了笔者大学实习和暑期夏令营二十余场面试的经验，旨在指导如何从零开始准备自己的简历、实习和夏令营面试笔试。
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  东北大学（中国）计算机系编译原理课程设计
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  哈工大计算机网络实验
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  ☆67Updated 2 years ago
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  2020复旦大学软件/计算机保研机考
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  用Verilog编写一个MIPS指令集的32位五级流水线CPU
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